【導(dǎo)讀】VHDL語言的基本結(jié)構(gòu)。VHDL層次化的設(shè)計(jì)方法。VHDL基本邏輯電路的綜合設(shè)計(jì)應(yīng)用。主芯片：EPM7128SLC84-15或EP1K100QC208-3。、支干道各設(shè)一個(gè)綠、黃、紅指示燈，兩個(gè)顯示數(shù)碼管。而支干道允許通行亮綠燈時(shí)，主干道亮紅燈。系統(tǒng)對(duì)其進(jìn)行硬件驗(yàn)證。（二）編寫45S定時(shí)單元CNT45S模塊的VHDL程序，并對(duì)其進(jìn)行編譯和仿真，初步驗(yàn)證設(shè)計(jì)的正確性。

　　

【正文】 SM, SB: IN STD_LOGIC。 MR, MY, MG, BR, BY, BG: OUT STD_LOGIC)。 END COMPONENT JTDKZ。 COMPONENT time_45s IS PORT(SB,SM, CLK, EN45: IN STD_LOGIC。 DOUT45M, DOUT45B: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT time_45s 。 COMPONENT time_25s IS PORT(SB, SM, CLK, EN25: IN STD_LOGIC。 DOUT25M, DOUT25B: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT time_25s。 COMPONENT time_5s IS PORT(CLK, EN05M, EN05B: IN STD_LOGIC。 9 DOUT5: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT time_5s。 COMPONENT XSKZ IS PORT(EN45, EN25, EN05M, EN05B:IN STD_LOGIC。 AIN45M, AIN45B: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 AIN25M, AIN25B, AIN05: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 dec_m, dec_b: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT XSKZ。 COMPONENT disp_scan IS PORT(CLK_scan: IN STD_LOGIC。 DEC_M: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 DEC_B: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 LEDW: OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 SEG7: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT disp_scan。 SIGNAL DATA_45M: STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL DATA_45B: STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL DATA_25M :STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL DATA_25B :STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL DATA_05 :STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL DEC_M :STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL DEC_B :STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN U0:JTDKZ PORT MAP(CLK,SM,SB,MR1,MY1,MG1,BR1,BY1,BG1)。 U1:time_45s PORT MAP(SB,SM,CLK,MG1,DATA_45M,DATA_45B)。 U2:time_25s PORT MAP(SB,SM,CLK,BG1,DATA_25M,DATA_25B)。 U3:time_5s PORT MAP(CLK,MY1,BY1,DATA_05)。 U4:XSKZ PORT MAP(MG1,BG1,MY1,BY1,DATA_45M,DATA_45B,DATA_25M,DATA_25B,DATA_05,DEC_M,DEC_B )。 U5:disp_scan PORT MAP(clk_scan,DEC_M,DEC_B,ledw,seg7)。 END ARCHITECTURE ART。 （八）邏輯綜合結(jié)果 使用 Quartus Ⅱ進(jìn)行邏輯綜合，給出電路的 RTL視圖及邏輯綜合后的資源使用情況。 （九）管腳鎖定及硬件驗(yàn)證情況 按如下要求進(jìn)行引腳鎖定： set_location_assignment PIN_78 to CLK set_location_assignment PIN_79 to CLK_SCAN set_location_assignment PIN_53 to LEDW[2] set_location_assignment PIN_47 to LEDW[1] set_location_assignment PIN_46 to LEDW[0] set_location_assignment PIN_163 to SB set_location_assignment PIN_160 to SM set_location_assignment PIN_36 to BG1 set_location_assignment PIN_38 to BR1 set_location_assignment PIN_37 to BY1 set_location_assignment PIN_39 to MG1 set_location_assignment PIN_41 to MR1 set_location_assignment PIN_40 to MY1 set_location_assignment PIN_132 to SEG7[7] 10 set_location_assignment PIN_131 to SEG7[6] set_location_assignment PIN_128 to SEG7[5] set_location_assignment PIN_127 to SEG7[4] set_location_assignment PIN_126 to SEG7[3] set_location_assignment PIN_125 to SEG7[2] set_location_assignment PIN_122 to SEG7[1] set_location_assignment PIN_121 to SEG7[0] 將 CLK0 設(shè)置為 1HZ； CLK1 設(shè)置為 1KHZ，撥動(dòng)開關(guān) K0， K1，觀察紅綠燈及倒計(jì)時(shí)顯示情況，驗(yàn)證是否滿足預(yù)期功能。 四、 實(shí)驗(yàn)設(shè)計(jì) 系統(tǒng)設(shè)計(jì) 設(shè)計(jì)并調(diào)試好一個(gè)由一條主干道和一條支干道的匯合點(diǎn)形成的十字交叉路 口的交通燈控制器。 VHDL程序 仿真波形 traffic 11 Time 5s Time 25s 12 Time45s Xskz Jtdkz 13 Scan 圖 芯片引腳鎖定文件 14 圖 五、實(shí)驗(yàn)結(jié)果及總結(jié) 系統(tǒng)仿真情況 如圖 邏輯綜合結(jié) 果 如 硬件驗(yàn)證情況 15 實(shí)驗(yàn)過程出現(xiàn)的問題及解決方法 實(shí)驗(yàn)未發(fā)現(xiàn)問題。