【導讀】針對目前視頻圖像采集數據量大時，處理速度慢，執(zhí)行效率低的問題。本系統(tǒng)由FPGA作為圖像采集的主要控制部分，FPGA由于其在完成復雜邏輯運算時的優(yōu)異表現，成為系統(tǒng)控制芯片的。SAA7113則作為視頻轉換芯片，它把采集到的模擬轉換成數字信號提供給后級處理。FPGA內部邏輯設計是本文的重點和核。在對SAA7113初始化時，要通過I2C進行初始化，因此詳細介紹了I2C總線，并在FPGA. 通過實際的運行，證明了該設計實現簡單，運行良好，基本可以滿足圖像采集的要求。

　　

【正文】 dle 狀態(tài) 當 idle 時，首先判斷 go語句是否等于 1， go 語句是用來判斷是否有讀寫請求的。如果有，再判斷主機是否有響應，當主機沒有響應時，把 go語句賦值為 1。當 go語句為 1時，就意味著有命令請求，然后判斷是 start， write或 read，并做響應處理。 (b)Start 狀態(tài) 當 start 時，首先判斷 i2c_core 的 core_ack 是否為 1，如果是判斷 read 狀態(tài)是否為 1，如果為 1，執(zhí)行讀操作，否則執(zhí)行寫操作。 (c)Write 狀態(tài) 當 write 時，首先判斷 i2c_core 的 core_ack 是否為 1，如果是，計數器減 1，同時移位寄存器 sr 的最高位值賦給 icore_txd，并有 icore_txd賦值給 core_txd。當計數器為 0 時，通知系統(tǒng)發(fā)送 ack 信號。 (d)Read 狀態(tài) 當 read 時，首先判斷 core_ack 是否為 1，如果是，計數器減1，當計數器為 0 時，通知系統(tǒng)發(fā)送 ack 信號。 (e)Ack 狀態(tài) 當 ack 時，并且收到 i2c_core 的 core_ack 時，判斷 stop 是否為 1：當 stop 狀態(tài)為 1，發(fā)送 stop 命令；當 stop狀態(tài)為 0，發(fā)送空閑命令。 (f)Stop 狀態(tài) 當為 stop 狀態(tài)是，系統(tǒng)自動處于空閑狀態(tài)。程序的最后還有一部分同步電路，作用是將信內部信號在 clk的上升沿送到外部信號引腳上。 ◆ 初始化數據存放方案 河北大學 2020屆本科 畢業(yè)生論文 (設計 ) 19 對于 I2C 總線初始化 SAA7113 的初始化數據，可以連續(xù)的存放在 ROM 中。本設計是采用定制的方法來設計 ROM。其生成的元件如圖 47 所示。 圖 47 生成的 ROM元件 圖 48 I2C模塊總線連接圖 ◆ 初始化數據存放的驗證 當初始化完成后，我們必須驗證它的正確性。本論文采用的是讀回寄存器單元 的值，與配置值比較來驗證正確性，然后再次改寫寄存器的值，再次讀回來驗證 I2C 總線的正確性。下面以 41H 單元為例來簡要的說明一下利用 I2C 總線對SAA7113 芯片的初始化過程，并對初始化完成后的 41H 單元讀回進行比較，來說明I2C 作用及對初始化完成的正確性。 下圖為 41H 單元初始狀態(tài)的值 圖 49 41H初始值 從圖 49 可以看出 I2C_DATA 可以讀出 4BH(器件地址 +讀 )如圖 410 所示，這代表此次操作為讀操作。從 iic_read_ctg 引腳可以看出 ACK 全部為低電平，這說明I2C 總線與 SAA7113之間的通信正常，采集的數據為 41H(如圖 411 所示 )單元的數河北大學 2020屆本科 畢業(yè)生論文 (設計 ) 20 據。在 DATA_read 引腳讀回的值并不全為‘ 1’，然后我們在觀察改寫后的 41H 單元的數據，如圖 412所示。 圖 410 器件地址 +讀 (4B) 圖 411 I2C總線上傳送的地址數據及應答信號 對 41H 單元寫 FF 后讀回的值從圖 412 可以讀出，它的值全部為‘ 1’，這說明我們寫寄存器成功，同時也代表著 I2C總線與 SAA7113 之間的通信不存在問題。為接下來的圖像采集做好了準備工作。 圖 412 41H改寫后的值 ◆ 圖像的采集 圖像采集部分是本設計的最后部分，在做好初始化等工作后就可以直接采集圖像。本設計 CCD 采集輸出的是 PAL 制式的模擬視頻信號，幀頻為 25 幀 /秒，分辨率為 720*576。經 SAA7113A/D 轉換成 YUV4： 2： 2 的數字視頻信號，其輸出視頻流格式滿足 ITU601 建議，位寬為 8bit，碼流速率為 27MbpS。由于時間精力有限，本設計把 CCD 攝像頭所采集到的數據讀回來，從寄存器來看它所采集的圖像。開始采集視頻時， SAA7113 輸出視頻圖像通過 8 位總線 VPO 傳輸給 FPGA。由于 PAL制電視信號是隔行掃描，分為奇數場 和偶數場傳輸，數字化以后仍然格式不變，因此需要將奇數場和偶數場的數據還原成一幅圖像。本設計通過分析視頻數據流中的“ FF 00 00 SAV/EAV”時間參考代碼，獲得奇偶場信號，行參考信號，場參河北大學 2020屆本科 畢業(yè)生論文 (設計 ) 21 考信號，有效數據開始信號和結束信號。 SAV/EAV 有效數據格式如下表所示 表 42 SAV/EAV有效數據格式 第 7位 第 6位 第 5位 第 4位 0~3 位 始終為‘ 1’ 場標志位，第一場位‘ 0’，第二場位‘ 1’ 處于場消隱階段位‘ 1’，有效數據階段為‘ 0’。 在 SAV中為‘ 0’ 在 EAV中為‘ 1’ 保留 從表 42 可以看出在完整的一幀圖像數據中第一場的場消隱階段 SAV 為“ 1010XXXX”，第一場有效數據階段 SAV 為“ 1000XXXX”?！?X”表示該位狀態(tài)沒有作用。其它場的 SAV 和 EAV 狀態(tài)類推。 首先來看一下整體采集的數據如圖 413所示，接下來看一下圖像開始和結尾兩部分， 圖 413 整體采集數據部分 從圖像的開始部分可以看出 VPO 的數據為“ FF 00 00 80” ,即 SAV 為“ 80”由表 42 可知此后的數據為第一場的有效數據。 圖 414 圖像的開始部分 同理，我們從圖像的結尾部分可以讀出 VPO 的數 據是“ FF 00 00 9D”，即 EAV的值為“ 9D”，由表 42可以看出它是第一場有效數據的結束標志。 圖 415 圖像的結束部分 河北大學 2020屆本科 畢業(yè)生論文 (設計 ) 22 本章總結 本章是本論文的核心部分，它 構成了采集系統(tǒng)的整體框圖 ， 初始化 及圖像采集等功能。 系統(tǒng)框圖為本設計 從宏觀和整體上提供了思路，可以認為此框圖是本設計的指導思想和指導綱領， 初始化是為圖像的采集提供了前期的準備工作，初始化使得芯片能夠正常的工作，同時它也為 FPGA 的信號傳做好了準備，最后就是圖像的采集，它通過 CCD 攝像頭采集數據，然后用 Signaltap 軟件 來做 驗證和實測，觀察實驗的現象，通過調試和實驗橫很好的完成了本設計的工作。 河北大學 2020屆本科 畢業(yè)生論文 (設計 ) 23 五 全文工作總結及未來展望 本文工作總結 本論文從系統(tǒng)設計到最終 FPGA 實現，其中涉及視頻圖像采集基礎知識， VHDL語言。 I2C 總線等多方面的知識。通過這次畢業(yè)設計，從中學到了許多新知識，為以后的工作打下了堅實的基礎。 (1) 通過本次畢業(yè)設計，掌握了 FPGA 設計技術，為將來從事 FPGA 方面的工作打下了良好的基礎； (2) 掌握了 VHDL 語言的運用，及 I2C 總線的應用； (3) 成功利用 FPGA 實現了圖像的采集，掌握了從 CCD 視頻到終端采集的整個流程。 未來展望 鑒于時間和精力有限，本論文還有許多工作可以做，比如與 DSP 相互配合使用實現圖像的一些實時處理，這是將來在工作中需要積累和實踐的。 (1) 增加具體的算法處理內容； (2) 提高整套系統(tǒng)的可靠性； 河北大學 2020屆本科 畢業(yè)生論文 (設計 ) 24 謝 辭 時光飛逝，四年多的努力與付出， 本設計 的完成 既為大學四年劃上了一個完美的句號，也為將來的人生之路做了一個很好的鋪墊。 首先要感謝 田曉燕老師 ，因為 本設計 是在 她 的 悉心指導下完成的。 她 淵博的專業(yè)知識 、 嚴謹的治學態(tài)度 、對我影響深遠 ， 一直是我工作、學習中的榜樣 ， 他 的 循循善誘的教導和不拘一格的思路 也 給予 了 我無盡的啟迪。 在整個設計過程中， 她 每周都定時與我們交流，聽取我們的設計進展，為我們解答設計過程中遇到的各種問題，并安排布置下一步的設計任務。在我做畢業(yè)設計的三個月里，田老師指導我完成了外文文獻的翻譯、開題報告、中期報告的撰寫等等，每次他都認真地給我們修改，指出其中的不當之處。田 老師要指導很多同學的 畢業(yè)設計 ，加上本來就有的教學任務，工作量之大可想而知 。 三個多月的畢業(yè)設計即 將結束，在田老師的悉心指導和幫助下，加上我個人的努力，完成了本課題的設計與論文撰寫。在完成設計的過程中，我綜合運用四年來所學的專業(yè)知識，并且翻閱了大量的參考資料。通過查資料和搜集有關的文獻，培養(yǎng)了我的自學能力和動手能力，并且由原先的被動地接受知識轉換為主動地尋求知識，這可以說是學習方法上有了很大的突破。同時，我學會了如何將學到的知識真正轉化為自己的東西，怎么更好地處理理論和實踐相結合的問題。 四年的大學學習生活即將結束，在 論文即將完成之際 ，向四年來辛勤培養(yǎng)、教育、關心和幫助過我的老師們表示最誠摯的敬意和感謝 ！同時，設計的順利完成也 離不開各位同學和朋友的關心和幫助 ，他們積 極的幫助我查資料和提供有利于 本設計的 建議和意見， 使得本設計在一定程度上得到完善。我也從各位同學身上學到了很多東西，在此也向他們表示最誠摯的謝意！ 河北大學 2020屆本科 畢業(yè)生論文 (設計 ) 25 參考文獻 [1] SAA7113H 9bit video input processor data sheet。 [2] VHDL and Design of digital Circuits [3] The I2Cbus speeifieation . [4] 劉直芳，王運瓊，朱敏。數字圖像處理與分析一比京 :清華大學出版社， 2020。 [5] 徐欣，于紅旗，易凡等?；?FPGA 的嵌入式系統(tǒng)設計 Xilinx ：機械工業(yè)出版社， 2020。 [6] 孫航。 Xilinx 可編程邏輯器件的高級應用與設計技巧。北京：電子工業(yè)出版社， 2020。 [7] 石英，李新新，姜宇柏。 ISE 應用與開發(fā)技巧。北京：機械工業(yè)出版社， 2020。 [8] 劉建清。從零開始學 CPLD 和 Verilog HDL 編程技術。北京：國防工業(yè)出版社， 2020。 [9] 王誠，薛小剛，鐘信潮。 FPGA/CPLD 設計工具 Xilinx ISE 使用詳解。北京：人民郵電出版社， 2020。 [10] 傘景輝，孫廣富。 SAA7111A 中 I2C控制器的 FPGA 實現 [J]。微處理機， 2020年 8月第 4 期， P3P6 [11] 潘小東，陳澤祥，黃自力，高升久。 FPGA 有限狀態(tài)機模擬 I2C總線設計 [J]。中國測試技術， 2020 年 1月，第 33 卷第 1期， P105P107 [12] 閆霞，方康玲。視頻解碼技術中 I2C 總線控制核的實現 [J]。微計算機信息(嵌入式與 SOC)， 2020 年第 22 卷第 122期， P294P296 [13] 馬骉，車明。視頻解碼芯片中 I2C 串行通信的研究 [N]。常州工學院學報，2020 年 6月第 19 卷第 3期， P22P33 [14] 魯國斌，譚云?；?VHDL 的 I2C 總線 IP 核設計 [J].航空電子技術， 2020 年12 月第 37卷第 4 期， P45P52 [15] 楊剛，龍海燕，現代電子技術 VHDL 與數字系統(tǒng)設計，電子工業(yè)出版社。 [16] 俞斯樂，電視原理，國防工業(yè)出版社