【導讀】或撰寫的成果作品。本人完全意識到本聲明的法律后果由本人承擔。有關學位論文管理部門或機構送交論文的復印件和電子版，允許論文被查閱和借閱。庫進行檢索，可以采用影印、縮印或掃描等復制手段保存和匯編本學位論文。纖作為傳輸介質提高了CAN通信網抗干擾能力。的可行性，并設計出了點對點網絡通信的Fiber-CAN接口。其主要有單片機控制部分、單片機外設部分和CAN通信接口部分組成。Fiber-CAN通信的光電轉換部分采用了SDH收發(fā)一體的光電轉換模塊，比較容易的。實現了光纖接口部分，減少了設計的復雜程度，并提高系統(tǒng)的性能。光纖的使用不僅大。的參數，完成各個部分協(xié)調合作的任務。

　　

【正文】 (valueamp。0x0f0)4]。 while (!TI)。 TI = 0。 SBUF=DispCode[ (valueamp。0xf00)8]。 while (!TI)。 TI = 0。 } 圖 鍵盤原理圖 如圖 所示。 對鍵盤的控制主要 采用動態(tài)掃描的方式 。 首先 串行口發(fā)全零信號 ，使 QA－ QH全為 0，而 此時 P10為高電平，若由按鍵按下，則 P10必為 0。 判斷 P10若為零，則 確定有建按下， 然后通過串行口發(fā)送掃描碼， 8位掃描碼的中只有一位為零 ，其他為高電平，開始行掃描， 讀取 P10檢測 到 P10為零， 則確定 有鍵 按下， 根據 掃描碼可以判斷是哪一個鍵 。 XXX 學院 本科 畢業(yè)設計（論文） 22 具體鍵盤掃描程序如下： uchar keyscan(void) { uchar code_h。 //行掃描值 uchar code_l。 //列掃描值 P2_5=0。 //關閉顯示器 P2_6=0。 SBUF=0X00。 //8行發(fā)全 “0”， 準備讀列狀態(tài) while(!TI)。 TI=0。 if(P10==0) //如果 P2_4＝＝ 0， 可能有鍵按下 { delay()。 //延時去抖動 if(P10==0) //重讀 P2_4， 若還為 0， 定有鍵按下 { code_h=0xfe。 //置最后一行為 0， 開始行掃描 while(code_h!=0xff) //判斷是否為最后一行 ， 若不是 ， 繼續(xù)掃描 { SBUF=code_h。 //串口發(fā)行掃描值 while(!TI)。 TI=0。 if(P10==0) //如果 P2_4==0， 該 code_h行有鍵按下 { return(code_h)； } else //若該 code_h行無鍵按下 ， 行掃描值左移 ， 掃描下一行 code_h=(code_h1)|0x01。 } } } XXX 學院 本科 畢業(yè)設計（論文） 23 系統(tǒng)的硬件外設 PCB 設計 PCB 設計中的流程和抗干擾措施 在 PCB 設計中，布線是完成產品設計的重要步驟，可以說前面的準備工作都是為它而做的， 在整個 PCB 中，以布線的設計過程限定最高，技巧最細、工作量最大。 PCB布線有單面布線、 雙面布線及多層布線。布線的方式 也有兩種：自動布線及交互式布線，在自動布線之前， 可以用交互式預先對要求比較嚴格的線進行布線，輸入端與輸出端的邊線應避免相鄰平行， 以免產生反射干擾。必要 時應加地線隔離，兩相鄰層的布線要互相垂直，平行容易產生寄生耦合。 自動布線的布通率，依賴于良好的布局，布線規(guī)則可以預先設定， 包括走線的彎曲次數、導通孔的數目、步進的數目等。一般先進行探索式布經線，快速地把短線連通， 然后進行迷宮式布線，先把要布的連線進行全局的布線路徑優(yōu)化，它可以根據需要斷開已布的線。 并試著重新再布線，以改進總體效果。 電源、地線 的處理 既使在整個 PCB 板中的布線完成得都很好，但由于電源、 地線的考慮不周到而引起的干擾，會使產品的性能下降，有時甚至影響到產品的成功率。所以對電、 地線的布線要認真對待，把電、地線所產生的噪音干擾降到最低限度，以保證產品的質量。 對每個從事電子產品設計的工程人員來說都明白地線與電源線之間噪音所產生的原因， 現只對降低式抑制噪音作以表述： （ 1）、眾所周知的是在電源、地線之間加上去耦電容。 （ 2）、盡量加寬電源、地線寬度，最好是地線比電源線寬，它們的關系是：地線＞電源線＞信號線，通常信號線寬為： ～ ,最經細寬度可達 ～ ,電源線為 ～ mm。 對數字電路的 PCB 可用寬的地導線組成一個回路 , 即構成一個地網來使用 (模擬電路的地不能這樣使用 ) （ 3）、用大面積銅層作地線用 ,在印制板上把沒被用上的地方都與地相連接作為地線用。或是做成多層板，電源，地線各占用一層。 數字電路與模擬電路的共地處理 現在有許多 PCB 不再是單一功能電路（數字或模擬電路），而是由數字電路和模擬電路混合構成的。因此在布線時就需要考慮它們之間互相干擾問題，特別是地線上的噪音干擾。數字電路的 頻率高，模擬電路的敏感度強，對信號線來說，高頻的信號線盡可XXX 學院 本科 畢業(yè)設計（論文） 24 能遠離敏感的模擬電路器件，對地線來說，整人 PCB 對外界只有一個結點，所以必須在 PCB 內部進行處理數、模共地的問題，而在板內部數字地和模擬地實際上是分開的它們之間互不相連，只是在 PCB 與外界連接的接口處（如插頭等）。數字地與模擬地有一點短接，請注意，只有一個連接點。也有在 PCB 上不共地的，這由系統(tǒng)設計來決定。 信號線布在電（地）層上 在多層印制板布線時，由于在信號線層沒有布完的線剩下已經不多，再多加層數就會造成浪費也會給生產增加一定的工作量，成 本也相應增加了，為解決這個矛盾，可以考慮在電（地）層上進行布線。首先應考慮用電源層，其次才是地層。因為最好是保留地層的完整性。 大面積導體中連接腿的處理 在大面積的接地（電）中，常用元器件的腿與其連接，對連接腿的處理需要進行綜合的考慮，就電氣性能而言，元件腿的焊盤與銅面滿接為好，但對元件的焊接裝配就存在一些不良隱患如： ① 焊接需要大功率加熱器。 ② 容易造成虛焊點。所以兼顧電氣性能與工藝需要，做成十字花焊盤，稱之為熱隔離（ heat shield）俗稱熱焊盤（ Thermal），這樣，可使在焊接時因截面過分散 熱而產生虛焊點的可能性大大減少。多層板的接電（地）層的處理相同。 布線中網絡系統(tǒng)的作用 在許多 CAD 系統(tǒng)中，布線是依據網絡系統(tǒng)決定的。網格過密，通路雖然有所增加，但步進太小，圖場的數據量過大，這必然對設備的存貯空間有更高的要求，同時也對象計算機類電子產品的運算速度有極大的影響。而有些通路是無效的，如被元件腿的焊盤占用的或被安裝孔、定孔所占用的等。網格過疏，通路太少對布通率的影響極大。所以要有一個疏密合理的網格系統(tǒng)來支持布線的進行。標準元器件兩腿之間的距離為 英寸(),所以網格系統(tǒng)的基 礎一般就定為 英寸 ( mm)或小于 英寸的整倍數，如： 英寸、 英寸、 英寸等。 6 設計規(guī)則檢查（ DRC） 布線設計完成后，需認真檢查布線設計是否符合設計者所制定的規(guī)則，同時也需確認所制定的規(guī)則是否符合印制板生產工藝的需求，一般檢查有如下幾個方面： （ 1）、線與線，線與元件焊盤，線與貫通孔，元件焊盤與貫通孔，貫通孔與貫通孔之間的距離是否合理，是否滿足生產要求。 （ 2）、電源線和地線的寬度是否合適，電源與地線之間是否緊耦合（低的波阻抗）？在 PCB 中是否還有能讓地線 加寬的地方。 XXX 學院 本科 畢業(yè)設計（論文） 25 （ 3）、對于關鍵的信號線是否采取了最佳措施，如長度最短，加保護線，輸入線及輸出線被明顯地分開。 （ 4）、模擬電路和數字電路部分，是否有各自獨立的地線。 （ 5）后加在 PCB 中的圖形（如圖標、注標）是否會造成信號短路。 （ 6）對一些不理想的線形進行修改。 （ 7）、在 PCB 上是否加有工藝線？阻焊是否符合生產工藝的要求，阻焊尺寸是否合適，字符標志是否壓在器件焊盤上，以免影響電裝質量。 （ 8）、多層板中的電源地層的外框邊緣是否縮小，如電源地層的銅箔露出板外容易造成短路。 傳輸線效應 PCB 板上的走線可等效為下圖所示的串聯(lián)和并聯(lián)的電容、電阻和電感結構。串聯(lián)電阻的典型值 ohms/foot，因為絕緣層的緣故，并聯(lián)電阻阻值通常很高。將寄生電阻、電容和電感加到實際的 PCB 連線中之后，連線上的最終阻抗稱為特征阻抗 Zo。線徑越寬，距電源 /地越近，或隔離層的介電常數越高，特征阻抗就越小。如果傳輸線和接收端的阻抗不匹配，那么輸出的電流信號和信號最終的穩(wěn)定狀態(tài)將不同，這就引起信號在接收端產生反射，這個反射信號將傳回信號發(fā)射端并再次反射回來。隨著能量的減弱反射信號的幅度將減小，直到信號的電 壓和電流達到穩(wěn)定。這種效應被稱為振蕩，信號的振蕩在信號的上升沿和下降沿經?？梢钥吹健? （ 1）、 基于上述定義的傳輸線模型，歸納起來，傳輸線會對整個電路設計帶來以下效應。 ● 反射信號 Reflected signals ● 延時和時序錯誤 Delay amp。 Timing errors ● 多次跨越邏輯電平門限錯誤 False Switching ● 過沖與下沖 Overshoot/Undershoot ● 串擾 Induced Noise (or crosstalk) ● 電磁輻射 EMI radiation （ 2）、 避免傳輸線效應的方法 針對上述傳輸線問題所引入的影響，我們從以下幾方面談談控制這些影響的方法。 ●嚴格控制關鍵網線的走線長度 如果設計中有高速跳變的邊沿，就必須考慮到在 PCB 板上存在傳輸線效應的問題。現在普遍使用的很高時鐘頻率的快速集成電路芯片更是存在這樣的問題。解決這個問題XXX 學院 本科 畢業(yè)設計（論文） 26 有一些基本原則：如果采用 CMOS 或 TTL 電路進行設計，工作頻率小于 10MHz，布線長度應不大于 7 英寸。工作頻率在 50MHz 布線長度應不大于 英寸。如果工作頻率達到或超過 75MHz 布線長度應在 1 英寸。對于 GaAs 芯片最大的布線長度應為 英寸。如果超過這個標準，就存在傳輸線的問題。 ●合理規(guī)劃走線的拓撲結構 解決傳輸線效應的另一個方法是選擇正確的布線路徑和終端拓撲結構。走線的拓撲結構是指一根網線的布線順序及布線結構。當使用高速邏輯器件時，除非走線分支長度保持很短，否則邊沿快速變化的信號將被信號主干走線上的分支走線所扭曲。通常情形下， PCB 走線采用兩種基本拓撲結構，即菊花鏈 (Daisy Chain)布線和星形 (Star)分布。 對于菊花鏈布線，布線從驅動端開始，依次到達各接收端。如果使用 串聯(lián)電阻來改變信號特性，串聯(lián)電阻的位置應該緊靠驅動端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。但這種走線方式布通率最低，不容易 100%布通。實際設計中，我們是使菊花鏈布線中分支長度盡可能短，安全的長度值應該是： Stub Delay = Trt *. 例如，高速 TTL 電路中的分支端長度應小于 英寸。這種拓撲結構占用的布線空間較小并可用單一電阻匹配終結。但是這種走線結構使得在不同的信號接收端信號的接收是不同步的。 星形拓撲結構可以有效的避免時鐘信號的不同步問題，但在 密度很高的 PCB 板上手工完成布線十分困難。采用自動布線器是完成星型布線的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應和連線的特征阻抗相匹配。這可通過手工計算，也可通過 CAD 工具計算出特征阻抗值和終端匹配電阻值。 在上面的兩個例子中使用了簡單的終端電阻，實際中可選擇使用更復雜的匹配終端。第一種選擇是 RC 匹配終端。 RC 匹配終端可以減少功率消耗，但只能使用于信號工作比較穩(wěn)定的情況。這種方式最適合于對時鐘線信號進行匹配處理。其缺點是 RC 匹配終端中的電容可能影響信號的形狀和傳播速度。 串聯(lián)電阻匹配終端不會產生額外的功率消耗，但會減慢信號的傳輸。這種方式用于時間延遲影響不大的總線驅動電路。串聯(lián)電阻匹配終端的優(yōu)勢還在于可以減少板上器件的使用數量和連線密度。 最后一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優(yōu)點是不會拉低信號，并且可以很好的避免噪聲。典型的用于 TTL 輸入信號 (ACT, HCT, FAST)。 此外，對于終端匹配電阻的封裝型式和安裝型式也必須考慮。通常 SMD 表面貼裝XXX 學院 本科 畢業(yè)設計（論文） 27 電阻比通孔元件具有較低的電感，所以 SMD 封裝元件成為首選。如果選擇普通直 插電阻也有兩種安裝方式可選：垂直方式和水平方式。 垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。但較長的垂直安裝會增加電阻的電感。水平安裝方式因安裝較低有更低的電感。但過熱的電阻會出現漂移，在最壞的情況下電阻成為開路，造成 PCB 走線終結匹配失效，成為潛在的失敗因素。 ●抑止電磁干擾的方法 很好地解決信號完整性問題將改善 PCB 板的電磁兼容性 (EMC)。其中非常重要的是保證 PCB 板有很好的接地。對復雜的設計采用一個信號層配一個地線層是 十分有效的方法。此外，使電路板的最外層信號的密度最小也是減少電磁輻射的好方法，這種方法可采用 表面積層 技術 Buildup設計制做 PCB 來實現。表面積層通過在普通工藝 PCB 上增加薄絕緣層和用于貫穿這些層的微孔的