【導讀】二.總體方案設計···························································3. 三.各子模塊設計原理·······················································3

　　

【正文】 STD_LOGIC。 clk_2kHz: OUT STD_LOGIC。 clk_1MHz: OUT STD_LOGIC )。 END fenpin。 ARCHITECTURE behav OF fenpin IS SIGNAL clk_1: STD_LOGIC。 SIGNAL clk_2: STD_LOGIC。 SIGNAL clk_1k: STD_LOGIC。 SIGNAL clk_2k: STD_LOGIC。 SIGNAL clk_1M: STD_LOGIC。 陳文河 0858210103 南京理工大學 2020 – 03 – 06 14 BEGIN PROCESS(clk) VARIABLE count1: INTEGER RANGE 0 TO 24。 BEGIN IF (clk39。event AND clk=39。139。) THEN IF count1=23 THEN count1:=0。 clk_1M= NOT clk_1M。 ELSE count1:=count1+1。 END IF。 END IF。 clk_1MHz=clk_1M。 END PROCESS。 1MHz PROCESS(clk_1M) VARIABLE count2: INTEGER RANGE 0 TO BEGIN IF (clk_1M39。event AND clk_1M=39。139。) THEN IF count2=249 THEN count2:=0。 clk_2k= NOT clk_2k。 ELSE count2:=count2+1。 END IF。 END IF。 clk_2kHz=clk_2k。 END PROCESS。 2KHz PROCESS(clk_1M) VARIABLE count3: INTEGER RANGE 0 TO 500。 BEGIN IF (clk_1M39。event AND clk_1M=39。139。) THEN IF count3=499 THEN count3:=0。 clk_1k= NOT clk_1k。 ELSE count3:=count3+1。 END IF。 END IF。 clk_1kHz=clk_1k。 END PROCESS。 1KHz PROCESS(clk_1k) VARIABLE count4: INTEGER RANGE 0 TO BEGIN IF (clk_1k39。event AND clk_1k=39。139。) THEN IF count4=249 THEN count4:=0。 陳文河 0858210103 南京理工大學 2020 – 03 – 06 15 clk_2= NOT clk_2。 ELSE count4:=count4+1。 END IF。 END IF。 clk_2Hz=clk_2。 END PROCESS。 2Hz PROCESS(clk_1k) VARIABLE count5: INTEGER RANGE 0 TO 500。 BEGIN IF (clk_1k39。event AND clk_1k=39。139。) THEN IF count5=499 THEN count5:=0。 clk_1= NOT clk_1。 ELSE count5:=count5+1。 END IF。 END IF。 clk_1Hz=clk_1。 END PROCESS。 1Hz END behav。 封裝圖如下： clk clk_1Hzclk_2Hzclk_1kHzclk_2kHzclk_1MHzf enpininst1 8. 去抖動模塊： 因為機械開關的抖動現(xiàn)象對系統(tǒng)產(chǎn)生誤差，甚至使不能正常工作，所以要適當?shù)卦陂_關和電路之間加入一個去抖動模塊以防止機械開關所引起的不良影響。采用鎖存器就可以很 方便地設計去抖動電路，如圖下所示。 陳文河 0858210103 南京理工大學 2020 – 03 – 06 16 因為設計中一共有 4 開關所以采用兩片 7474，每片包括兩個 D鎖存器， 7474 輸出端的QN是開關信號穩(wěn)定狀態(tài)。 封裝圖如下所示： 1HzKEY1KEY2KEY3KEY4QN1QN2QN3QN4fangdouinst12 將上面所有各功能模塊進行級聯(lián)，生成頂層電路，實現(xiàn)了總體設計要求。在 開發(fā)工具 Quartus II 的頂層電路圖如圖所示： 陳文河 0858210103 南京理工大學 2020 – 03 – 06 17 四． 硬件下載與測試 : 1. 硬件下 載： 利用 Quartus II 進行各個模塊設計，然后將這些模塊按所需要的功能連接，經(jīng)編譯，進行芯片配置管腳。配置管腳如圖所示： 再經(jīng)編譯無誤就可以進行硬件下載。 2. 驗證： 當開關 K K2 撥上（即等于 1）就可以對分或時進行快速校準。 當 K3 撥下（即 K3=0）可以對數(shù)字鐘進行復位。 當 K4 拔上（即 K4=1）數(shù)字鐘保持當前的顯示，停止計時。 3. 功能擴展： 從生活中可知道一般的電子鐘都具有定時鬧鈴功能所以可考慮在已有的設計基礎上添加一個定時鬧鈴模塊。 其原理是：按下設置鬧鐘方式鍵，使電路工作于預置狀態(tài)，此時顯示器與時鐘脫開，而與預置計數(shù)器項鏈，利用前面手陳文河 0858210103 南京理工大學 2020 – 03 – 06 18 動校時、校分按鍵進行設置鬧鐘時間。預置好后回到正常計時模式。當計時計到預置的時間則蜂鳴器發(fā)出鬧鐘信號，時間延遲為 1min。 五 . 結(jié)論 : 通 過這次課程設計中，我學會了很多東西，鍛煉了我的動手能力，培養(yǎng)了我的獨立思 考能力。第一天上課聽老師講解設計的要求我是似懂非懂，但回去之后跟 同學 討論 ，然后去圖書館找相關此設計的資料，只要一個下午我已經(jīng)把握要完成課程的要求則要做什么工作。 因為上個學期在電子電工綜合課程已經(jīng)學會如何使用各個獨立集成芯片來完成設計，所以在這次課程設計中 在老師的指導下我 試要用另一種設計手段來完成設計即通過VHDL 硬件 描述 語言編寫程序來設計課程的內(nèi)容。 剛開始時，雖然之前在數(shù)字邏輯電路與系統(tǒng)設計課程里已經(jīng)接觸過 VHDL 硬件描述語言但是不 是很熟悉，所以要費比較多的時間去掌握 VHDL 語言。我開始看資料，結(jié)合在課堂上老師講解的知識，我很快就掌握了 VHDL 設計的方法，然后對本設計的內(nèi)容進行劃分各個模塊，使用 VHDL 語言編寫完成各個模塊 。 通過 Quartus II 平臺下進行設計，仿真，雖然在設計過程中出現(xiàn)了很多錯誤但是在老師的耐心指導下，同學的熱情幫助我終于把一個一個模塊 完成，然后將它們級聯(lián)成一個完整的數(shù)字電子鐘。 這次課程 設計 中雖然老師給的所有的要求我還沒都完成，但是對我來說也算比較成功。 我 不僅 學會了課本的知識，鍛煉了動手能力更讓我懂得了如 何耐心、細心地檢查錯誤，這對我今后的學習和工作有很大的幫助。 最后 十分感謝老師在本次課程設計中 對我的悉心指導和同學們的熱情幫助。 參考文獻： 1. EDA 設計實驗指導書 —— 南京理工大學電子技術中心 2. 數(shù)字邏輯電路 與系統(tǒng)設計 /蔣立蘋編著 . — 電子工業(yè)出版社 3. 數(shù)字電路與數(shù)字邏輯實驗指導書 /安德寧編著 .— 北京 :北京郵電學院出版社 4. EDA 實用技術即應用 /劉艷萍，高振斌，李志軍編著 .— 北京 :國防 工業(yè)出版社 , 5. EDA 技術與 VHDL 設計 /徐志軍，王金明 等編著 .— 北京 :電子工業(yè) 出版社 ,