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數(shù)字頻率計測頻系統(tǒng)的設(shè)計畢業(yè)論文-資料下載頁

2025-08-19 13:22本頁面

【導(dǎo)讀】為硬件描述語言實現(xiàn)對電路結(jié)構(gòu)的描述。在VHDL語言中采用了一系列的語句,例。并對程序中的輸入輸出端口進行了解。釋,給出實現(xiàn)代碼和仿真波形。相比傳統(tǒng)的電路系統(tǒng)。設(shè)計,在方框圖一級用VHDL對電路的行為進行描述,并進行仿真和糾錯,較多,連線比較復(fù)雜,而且會產(chǎn)生比較大的延時,造成測量誤差、可靠性差。

  

【正文】 (q,segment_tmp)。 segment=segment_tmp。 END rt1。 編譯通過后,生成的符號如圖 212 所示 ,仿真波形圖如圖 213 所示。 圖 212 顯示模塊 圖 12 顯示模塊的仿真波形圖 圖 213 顯示模塊的仿真波形圖 3 電路 數(shù)字頻率計測頻系統(tǒng)頂層文件 前 一 章 是整個設(shè)計的 3 個核心模塊,當(dāng)這 3 個模塊設(shè)計完成后, 100 赫茲的頻率計的設(shè)計就接近尾聲了。剩下的工作也就好做了,我們就 像 連 接 模擬電路中元件一樣,將這 3 個模塊對應(yīng)的端口 連接起來進行調(diào)試即可。整個設(shè)計我們都是用的 VHDL 硬件描述語言來完成的,所以到了最后也不例外,對于最后的級連同運用元件例化的格式來“組裝”整個設(shè)計。 頂層文件設(shè)計程序如下: LIBRARY IEEE。 USE 。 USE 。 ENTITY clock IS PORT( clk:IN STD_LOGIC。 enable:IN STD_LOGIC。 sel:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 segment:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END clock。 ARCHITECTURE rt1 OF clock IS COMPONENT clk_div1000 18 PORT(clk:IN STD_LOGIC。 clk_div:out STD_LOGIC)。 end ponent。 ponent time_counter PORT( enable:IN STD_LOGIC。 clk0:IN STD_LOGIC。 sec10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 sec:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 end ponent。 ponent display PORT( clk:IN STD_LOGIC。 sec10:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 sec:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 sel:out STD_LOGIC_VECTOR(2 DOWNTO 0)。 segment:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 end ponent。 signal sec10: STD_LOGIC_VECTOR(3 DOWNTO 0)。 signal sec: STD_LOGIC_VECTOR(3 DOWNTO 0)。 signal clk0:STD_LOGIC。 begin u0:clk_div1000 PORT MAP(clk,clk0)。 u1:time_counter PORT MAP(enable,clk0,sec10,sec)。 u2:display PORT MAP(clk,sec10,sec,sel,segment)。 end rt1。 編譯通過后,生成的符號如圖 31 所示,仿真波形圖如圖 32 所示。 圖 31 頂層 設(shè)計 符號圖 圖 32 頂層設(shè)計仿真波形圖 19 4. 結(jié)論 系統(tǒng)缺點 首先本設(shè)計的頻率計的測量范圍不大,在 1HZ— 10HZ 之間,面目前的高 端頻率計最小可以測量到 ,最大可以到幾 G,甚至可以達到更高。本設(shè)計的電路是比較傳統(tǒng)的電路,沒有采用先進的高端芯片,使測量的范圍和精度都受到很大的限制,對測量范圍以外的頻率有較低測量精度 ,甚至無法測量。而且輸入電壓也有一定的限制。 改進方法 本設(shè)計的頻率在低頻段不夠精確,如采用等精度測量,經(jīng)浮點數(shù)的數(shù)學(xué)運算,可滿足精度與刷新時間的要求。在整形階段可以更好的波形整形電路,可以更好的提高輸入電壓的 輸入范圍,而不需要其它匹配與保護電路,可以直接測量較高的電壓。分頻環(huán)節(jié)也可以用較先進的 FPGA 芯片,更好的提高分頻的范圍和分頻的質(zhì)量。 致謝 在論文完成之際,我由衷地感謝 崔 老師的指導(dǎo)和關(guān)心。這一年來, 崔 老師對我的學(xué)習(xí)和研究非常嚴(yán)格,并給予了悉心的指導(dǎo),使我受益菲淺。對我的學(xué)習(xí)提出了很多寶貴的意見,使我的學(xué)習(xí)有了目標(biāo)和方向,并得以不斷提高,而且這些課題的研究成果也成為了本論文的主要素材。同時, 崔 老師淵博的學(xué)識、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度也令我十分敬佩,是我以后學(xué)習(xí)和工作的榜樣。再次感謝 崔 老師對我的關(guān)心和照顧 , 在此表示最誠摯的謝意。 參考文獻 1 辛春艷 .《 VHDL 硬件描述語言 》 .國防工業(yè)出版社 2 歐陽 星明 .《 數(shù)字邏輯 》 .華中科技大學(xué)出版社 20 3 齊洪喜 , 陸穎 .《 VHDL 電路設(shè)計實用教材 》 .清華大學(xué)出版社 4 譚會生 , 瞿遂春 .《 EDA 技術(shù)綜合應(yīng)用實例與分析 》 .西安電子科技大學(xué)出版社 5 譚會生 , 張昌凡 .《 EDA 技術(shù)應(yīng)用 》 .西安電子科技大學(xué)出版社 6 馮濤 , 王程 .《 可編程邏輯器件開發(fā)技術(shù) Maxplus2 入門與提高 》 .人民郵電出版社 7 盧毅 , 賴杰 .《 VHDL 與數(shù)字電路設(shè)計 》 .科學(xué)出版社 附表 元件清單 HK— VI 系統(tǒng)結(jié)構(gòu)圖信號名與芯片引腳對照表 硬件 資源 EPM1K30 引腳序號 元件引腳 電路 使用說明 LED 數(shù)碼 顯示 A 144 該部分電路為固定電 路。 使用 LED 數(shù)碼顯示時請 按照器件引腳分配后再 下載到芯片中。 B 8 C 9 D 10 E 12 F 13 G 17 DP 74LS138 S1 101 S2 102 S3 117 頻 率 CLK1 55 使用時將相應(yīng)短跳針 CLK2 56 CLK3 119 CLK4 24 21 源 CLK5 125 短路即可。 開 關(guān) 1 SW1 32 該部分電路為可選用電 路,使用時請把 JP103的短路帽 全部插上,然后再按照器件 引腳分配表進行引腳分配。 SW2 33 SW3 36 SW4 37 SW5 38 SW6 41 SW7 43 SW8 45 管腳分配: clk( 119) enable( 32) sel0:( 101) sel1( 102) sel2( 117) segment0( 114) segment1( 8) segment2( 9) segment3( 10) segment4( 12) segment5( 13) segment6( 17)
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