數(shù)字頻率計(jì)測(cè)頻系統(tǒng)的設(shè)計(jì)畢業(yè)論文-資料下載頁(yè)
2025-08-19 13:22本頁(yè)面
【導(dǎo)讀】為硬件描述語(yǔ)言實(shí)現(xiàn)對(duì)電路結(jié)構(gòu)的描述。在VHDL語(yǔ)言中采用了一系列的語(yǔ)句,例。并對(duì)程序中的輸入輸出端口進(jìn)行了解。釋?zhuān)o出實(shí)現(xiàn)代碼和仿真波形。相比傳統(tǒng)的電路系統(tǒng)。設(shè)計(jì)，在方框圖一級(jí)用VHDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，較多，連線(xiàn)比較復(fù)雜，而且會(huì)產(chǎn)生比較大的延時(shí)，造成測(cè)量誤差、可靠性差。
【正文】 (q,segment_tmp)。 segment=segment_tmp。 END rt1。 編譯通過(guò)后，生成的符號(hào)如圖 212 所示 ，仿真波形圖如圖 213 所示。 圖 212 顯示模塊 圖 12 顯示模塊的仿真波形圖 圖 213 顯示模塊的仿真波形圖 3 電路 數(shù)字頻率計(jì)測(cè)頻系統(tǒng)頂層文件 前 一 章 是整個(gè)設(shè)計(jì)的 3 個(gè)核心模塊，當(dāng)這 3 個(gè)模塊設(shè)計(jì)完成后， 100 赫茲的頻率計(jì)的設(shè)計(jì)就接近尾聲了。剩下的工作也就好做了，我們就 像 連 接 模擬電路中元件一樣，將這 3 個(gè)模塊對(duì)應(yīng)的端口 連接起來(lái)進(jìn)行調(diào)試即可。整個(gè)設(shè)計(jì)我們都是用的 VHDL 硬件描述語(yǔ)言來(lái)完成的，所以到了最后也不例外，對(duì)于最后的級(jí)連同運(yùn)用元件例化的格式來(lái)“組裝”整個(gè)設(shè)計(jì)。 頂層文件設(shè)計(jì)程序如下： LIBRARY IEEE。 USE 。 USE 。 ENTITY clock IS PORT( clk:IN STD_LOGIC。 enable:IN STD_LOGIC。 sel:OUT STD_LOGIC_VECTOR(2 DOWNTO 0)。 segment:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END clock。 ARCHITECTURE rt1 OF clock IS COMPONENT clk_div1000 18 PORT(clk:IN STD_LOGIC。 clk_div:out STD_LOGIC)。 end ponent。 ponent time_counter PORT( enable:IN STD_LOGIC。 clk0:IN STD_LOGIC。 sec10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 sec:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 end ponent。 ponent display PORT( clk:IN STD_LOGIC。 sec10:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 sec:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 sel:out STD_LOGIC_VECTOR(2 DOWNTO 0)。 segment:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 end ponent。 signal sec10: STD_LOGIC_VECTOR(3 DOWNTO 0)。 signal sec: STD_LOGIC_VECTOR(3 DOWNTO 0)。 signal clk0:STD_LOGIC。 begin u0:clk_div1000 PORT MAP(clk,clk0)。 u1:time_counter PORT MAP(enable,clk0,sec10,sec)。 u2:display PORT MAP(clk,sec10,sec,sel,segment)。 end rt1。 編譯通過(guò)后，生成的符號(hào)如圖 31 所示，仿真波形圖如圖 32 所示。 圖 31 頂層 設(shè)計(jì) 符號(hào)圖 圖 32 頂層設(shè)計(jì)仿真波形圖 19 4. 結(jié)論 系統(tǒng)缺點(diǎn) 首先本設(shè)計(jì)的頻率計(jì)的測(cè)量范圍不大，在 1HZ— 10HZ 之間，面目前的高 端頻率計(jì)最小可以測(cè)量到 ，最大可以到幾 G，甚至可以達(dá)到更高。本設(shè)計(jì)的電路是比較傳統(tǒng)的電路，沒(méi)有采用先進(jìn)的高端芯片，使測(cè)量的范圍和精度都受到很大的限制，對(duì)測(cè)量范圍以外的頻率有較低測(cè)量精度 ，甚至無(wú)法測(cè)量。而且輸入電壓也有一定的限制。 改進(jìn)方法 本設(shè)計(jì)的頻率在低頻段不夠精確，如采用等精度測(cè)量，經(jīng)浮點(diǎn)數(shù)的數(shù)學(xué)運(yùn)算，可滿(mǎn)足精度與刷新時(shí)間的要求。在整形階段可以更好的波形整形電路，可以更好的提高輸入電壓的 輸入范圍，而不需要其它匹配與保護(hù)電路，可以直接測(cè)量較高的電壓。分頻環(huán)節(jié)也可以用較先進(jìn)的 FPGA 芯片，更好的提高分頻的范圍和分頻的質(zhì)量。 致謝 在論文完成之際，我由衷地感謝 崔 老師的指導(dǎo)和關(guān)心。這一年來(lái)， 崔 老師對(duì)我的學(xué)習(xí)和研究非常嚴(yán)格，并給予了悉心的指導(dǎo)，使我受益菲淺。對(duì)我的學(xué)習(xí)提出了很多寶貴的意見(jiàn)，使我的學(xué)習(xí)有了目標(biāo)和方向，并得以不斷提高，而且這些課題的研究成果也成為了本論文的主要素材。同時(shí)， 崔 老師淵博的學(xué)識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度也令我十分敬佩，是我以后學(xué)習(xí)和工作的榜樣。再次感謝 崔 老師對(duì)我的關(guān)心和照顧 , 在此表示最誠(chéng)摯的謝意。 參考文獻(xiàn) 1 辛春艷 .《 VHDL 硬件描述語(yǔ)言 》 .國(guó)防工業(yè)出版社 2 歐陽(yáng) 星明 .《 數(shù)字邏輯 》 .華中科技大學(xué)出版社 20 3 齊洪喜 ， 陸穎 .《 VHDL 電路設(shè)計(jì)實(shí)用教材 》 .清華大學(xué)出版社 4 譚會(huì)生 ， 瞿遂春 .《 EDA 技術(shù)綜合應(yīng)用實(shí)例與分析 》 .西安電子科技大學(xué)出版社 5 譚會(huì)生 ， 張昌凡 .《 EDA 技術(shù)應(yīng)用 》 .西安電子科技大學(xué)出版社 6 馮濤 ， 王程 .《 可編程邏輯器件開(kāi)發(fā)技術(shù) Maxplus2 入門(mén)與提高 》 .人民郵電出版社 7 盧毅 ， 賴(lài)杰 .《 VHDL 與數(shù)字電路設(shè)計(jì) 》 .科學(xué)出版社 附表 元件清單 HK— VI 系統(tǒng)結(jié)構(gòu)圖信號(hào)名與芯片引腳對(duì)照表 硬件 資源 EPM1K30 引腳序號(hào) 元件引腳 電路 使用說(shuō)明 LED 數(shù)碼 顯示 A 144 該部分電路為固定電 路。 使用 LED 數(shù)碼顯示時(shí)請(qǐng) 按照器件引腳分配后再 下載到芯片中。 B 8 C 9 D 10 E 12 F 13 G 17 DP 74LS138 S1 101 S2 102 S3 117 頻 率 CLK1 55 使用時(shí)將相應(yīng)短跳針 CLK2 56 CLK3 119 CLK4 24 21 源 CLK5 125 短路即可。 開(kāi) 關(guān) 1 SW1 32 該部分電路為可選用電 路，使用時(shí)請(qǐng)把 JP103的短路帽 全部插上，然后再按照器件 引腳分配表進(jìn)行引腳分配。 SW2 33 SW3 36 SW4 37 SW5 38 SW6 41 SW7 43 SW8 45 管腳分配： clk（ 119） enable（ 32） sel0:（ 101） sel1（ 102） sel2（ 117） segment0（ 114） segment1（ 8） segment2（ 9） segment3（ 10） segment4（ 12） segment5（ 13） segment6（ 17）
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