【導讀】有效地利用各種規(guī)范、設計手冊等。研究方案設計合理；設計方法科學；設計（論文）結(jié)構(gòu)嚴謹；邏輯性強；規(guī)定的各項任務。若總分<60分，“設計（論文）質(zhì)量”<24分，建議不能提交論文評閱乃至答辯。該設計（論文）須限期修改合格后重新申請答辯。速發(fā)展，交流變頻調(diào)速技術(shù)已經(jīng)進入一個嶄新的時代，其應用越來越廣。現(xiàn)代高層建筑的垂直交通工具，其設計要求穩(wěn)定性、安全性極高。的選擇和人性化的設計，提高了電梯的控制水平，并改善了電梯運行的舒適感，梯達到了更美觀、更安全、更實用的層次。

　　

【正文】 請求輸入模塊、主控模塊、移位寄存顯示模塊和樓層顯示幾部分。其控制器系統(tǒng)框圖如圖 314 所示。 青島理工大學畢業(yè)設計（論文） 第 21 頁 圖 314 此部分的 Verilog HDL 的程序如下所示： module lift(clk,d1,d2,d3,d4,d5,d6,d7,d8,door,f1)。 input clk,d1,d2,d3,d4,d5,d6,d7,d8。 output o1,o2,o3,o4,o5,o6,o7,o8,door,f1。 reg o1,o2,o3,o4,o5,o6,o7,o8,door,up,down。 reg[8:1] des。 reg[2:0] count。 reg[3:0] low,high,f1。 clk:時鐘信號； d1,d2,d3,d4,d5,d6,d7,d8:樓層請求信號； o1。o2。o3。o4。o5。o6。o7。o8:樓層及請求信號狀態(tài)顯示； door:開門指示信號； f1:送數(shù)碼管顯示的當前樓層數(shù) 以上為定義此模塊的輸入、輸出以及內(nèi)部傳遞信號。 (1)請求模塊 在請求信號輸入模塊中，設置 8 個開關(guān)電平信號， d d d d dd d d8 表示 8 個樓層的請求信號，每次最多允許兩個信號同時請求。并實現(xiàn)呼叫信號記憶。 if(d1)begin des[1]=1。if(low1||low==439。b0000)low=1。end if(d2)begin des[2]=1。if(high2amp。amp。{d3,d4,d5,d6,d7,d8}==639。b000000)high=2。if(low2||low==439。b0000amp。amp。!d1)low=3。end if(d3)begin des[3]=1。if(high3amp。amp。{d4,d5,d6,d7,d8}==539。b00000)high=3。if((low3||low==439。b000青島理工大學畢業(yè)設計（論文） 第 22 頁 0)amp。amp。{d1,d2}==239。b00)low=3。end if(d4)begin des[4]=1。if(high4amp。amp。{d5,d6,d7,d8}==439。b0000)high=4。if((low4||low==439。b0000)amp。amp。{d1,d2,d3}==339。b000)low=4。end if(d5)begin des[5]=1。if(high5amp。amp。{d6,d7,d8}==339。b000)high=5。if((low5||low==439。b0000)amp。amp。{d1,d2,d3,d4}==439。b0000)low=5。end if(d6)begin des[6]=1。if(high6amp。amp。{d7,d8}==239。b00)high=6。if((low6||low==439。b0000)amp。amp。{d1,d2,d3,d4,d5}==539。b00000)low=6。end if(d7)begin des[7]=1。if(high7amp。amp。!d8)high=7。if((low7||low==439。b0000)amp。amp。{d1,d2,d3,d4,d5,d6}==639。b000000)low=7。end if(d8)begin des[8]=1。if(high=8)high=8。end (2)關(guān)門時間控制 電梯開門 5s 后 ,電梯門自動關(guān)閉，電梯繼續(xù)運行。程序如下： if(count==339。b101) begin count=0。 door=0。 if(low==f1) low=439。b0000。 if(high==f1) high=439。b0000。 end else if(count!=0) begin count=count+1。 door=1。 實現(xiàn)電梯開門 5s 后自動關(guān)門控制。 信號消除控制實現(xiàn) 此部分的 Verilog HDL 的程序如下所示 : if(o1amp。amp。des[1]) begin count=1。 des[1]=0。 end else if(o2amp。amp。des[2]) begin count=1。 des[2]=0。 青島理工大學畢業(yè)設計（論文） 第 23 頁 end else if(o3amp。amp。des[3]) begin count=1。 des[3]=0。 end else if(o4amp。amp。des[4]) begin count=1。 des[4]=0。 end else if(o5amp。amp。des[5]) begin count=1。 des[5]=0。 end else if(o6amp。amp。des[6]) begin count=1。 des[6]=0。 end else if(o7amp。amp。des[7]) begin count=1。 des[7]=0。 end else if(o8amp。amp。des[8]) 當電梯到達該層后，所記憶的信號自動消除。 判斷響應 若同時有兩個請求信號輸入，主空模塊應能將兩個請求信號分別與當前樓層信號比較，使電梯先去距離較近的樓層。 if(low!=439。b0000amp。amp。lowf1) begin if(highf1amp。amp。highf1f1low) up=1。 else down=1。 end else if(highf1) up=1。 end 青島理工大學畢業(yè)設計（論文） 第 24 頁 整體進行編譯、仿真后，實現(xiàn)功能為：用 8 個 LED 顯示電梯行進過程，并有數(shù)碼管顯示電梯當前所在的樓層位置，在每層電梯的入口處設有請求按鈕開關(guān)，請求按鈕按下，則相應樓層的 LED 亮。用 CLK 脈沖控制電梯用動，每來一個 CLK脈沖電梯升（降）一層。電梯到達有請求的樓層后，該層的指示燈滅，電梯門自動打開（開門指示燈亮），開門 5s 后，電梯門自動關(guān)閉，電梯繼續(xù)運行?？刂齐娞蓦娐纺苡洃浰袠菍诱埱笮盘枺慈缦逻\行規(guī)則依次響應：運行過程中，先響應最早的請 求，再響應后續(xù)的請求。如果無其他請求，則停留在當前層，如果有兩個同時請求信號，則判斷請求信號離當前層的距離，先響應距離近的請求，再響應較遠的請求，每個請求信號保留至執(zhí)行后清除。 青島理工大學畢業(yè)設計（論文） 第 25 頁 第 4 章 經(jīng)濟效益分析 目前電梯已經(jīng)成為人們生產(chǎn)生活所必不可少的工具。本設計采用 Verilog HDL微機 控制來代替繼電器控制及 PLC 的控制，此控制系統(tǒng)在設計、安裝、調(diào)試和維修等方面，不僅減少了工作量，而且減少了開支，縮減了成本，效益更高。 設計者只需有 MAX+Plus II軟件，便可實現(xiàn)從文本輸入到管腳分配的全過程，而采用 Verilog HDL硬件語言進行電子電路的設計 ,其特點是以軟件工具為核心 ,通過這些軟件完成產(chǎn)品開發(fā)的設計、電路分析 (邏輯功能仿真 )、糾錯和驗證、自動布局布線、時序仿真 (布線延遲分析 )等各項測試工作 ,最后可通過綜合器和適配器生成最終的目標器件 ,從而實現(xiàn)電子電路的自動化設計。所做出的程序均可通過電腦先進行調(diào)試、仿真，通過仿真波形圖可以分析出是否達到預計要求所要實現(xiàn)的功能，模擬調(diào)試好后再進行安裝、運行，大大提高了其安全性。這樣實現(xiàn)安全又快速方便，大大縮短了 設計的中期和調(diào)試周期，也節(jié)省了一些意外損失所帶來的傷害及不必要的開支。通過仿真波形可以清楚的看出是否實現(xiàn)了預計要求的功能，幫助查缺補漏，提高了檢修的速度，減少故障損失。并且 Verilog HDL語言早在 1983 年就已經(jīng)推出，至今已經(jīng)有 20 多年的應用歷史了，擁有著廣泛的設計群體，相應的隨著不斷的使用也意味著其功能也越來越完善。并且它的語法結(jié)構(gòu)自由，也相對容易掌握一些，可以使使用者集中精力于設計工作中，而不必花費太多的時間在語言和語法的學習上。 綜合上述來說，控制經(jīng)濟指標得到了提高。 青島理工大學畢業(yè)設計（論文） 第 26 頁 結(jié) 論 通過這幾個月的畢業(yè)設計，學習了實現(xiàn)電梯控制系統(tǒng)的組成結(jié)構(gòu)及原理和VerilogHDL 硬件描述語言的基本原理及應用，系統(tǒng)各個模塊的功能以及系統(tǒng)的擴展等知識。 根據(jù)設計題目查找所要用到的資料，之后來確定具體的設計方案，以及所需的軟、硬件。根據(jù)系統(tǒng)的需求，來了解這些器件的具體功能和某些參數(shù)，如何使用及其作用。本次設計用 Verilog HDL 來實現(xiàn)電梯的軟件控制系統(tǒng)部分，這是我初次接觸這門語言，通過此次設計對該門語言有了概略的了解， Verilog HDL 語言是應用最為廣泛的硬件語言 之一，可用來進行各種層次的邏輯設計，也可以進行仿真、嚴整、時序分析等。 Verilog HDL 適合算法級、寄存器傳輸級、門級和版圖級等各個層次的設計和描述。其功能強大，使用方便，只可惜時間有限，學的只是皮毛。此次設計只是實現(xiàn)了一些比較簡單的電梯控制邏輯關(guān)系，但通過設計我的知識領域得到了進一步的擴展，專業(yè)技能得到了進一步的提高同時增強了分析和解決工程實際的綜合能力。另外，也培養(yǎng)了自己嚴肅認真的科學態(tài)度和嚴謹求實的工作作風。 此次設計讓我真實感受到了理論聯(lián)系實際的重要性，要想真正的把所學的知識應用到實際的生產(chǎn)、生活中，還真的不是一件容易的事情，要考慮的問題、要做的事情太多，也非常復雜，要真正理清事物之間的復雜的邏輯關(guān)系。自己要學的知識真的是太多太多了，難怪老話有“活到老，學到老”之說，今后還要在學習工作中不斷充實自己。 青島理工大學畢業(yè)設計（論文） 第 27 頁 致 謝 本次設計是在我的指導老師 王龍 的精心指導和關(guān)心下完成的。這幾個月，無論是在學習還是日常生活中，導師都給我很大的幫助和鼓勵，特別是在畢業(yè)設計上遇到的種種 困難有退縮的想法的時候，在此，我表示由衷的感謝。導師淵博的學識、嚴謹?shù)闹螌W態(tài)度和一絲不茍的工作作風，令我深感佩服，受益非淺。在此，同時感謝在我工作學習中給予幫助的各位領導和老師，感謝在畢業(yè)設計中給我很多幫助的同學們。 最后，對各位老師審閱我的論文深表感謝，并渴望給予批評指正。 青島理工大學畢業(yè)設計（論文） 第 28 頁 參考文獻 1. 陳家盛 .電梯結(jié)構(gòu)原理及安裝維修 .北京：機械工業(yè)出版社， 2020:413 2. 李秧耕 ,何喬治 ,何峰 .電梯基本原理及安裝維修全書 .北京：機械工業(yè)出版社，2020:98106 3. 王金明、徐志軍 .Verilog HDL 程序設計教程 .北京：人民郵電出版社，2020:7890 4. 袁俊泉、孫敏琪、曹瑞 . Verilog HDL 數(shù)字系統(tǒng)設計及其應用 .西安：西安電子科技大學出版社， 2020 5. 杜建國 . Verilog HDL 硬件描述語言 .北京：國防工業(yè)出版社 .2020:3445 6. 路而紅 .專用集成電路設計與電子設計自動化 .北京 :清華大學出版社， 2020 7. 林明權(quán) .VHDL 數(shù)字控制系統(tǒng)設計范例 .北京：電子工業(yè)出版社， 2020 8. 肖工贈，蔣勝泉 .VVVF 變頻器在電梯系統(tǒng)改造中的應用 .華東地質(zhì)學院學報 .2020，第 23 卷第 3期 9. 李國麗 ,朱維勇 ,欒銘 .EDA 與數(shù)字系統(tǒng)設計 .北京 :機械工業(yè)出版社 ,2020:2431 10. HDL 綜合使用教程 .北京 :清華大學出版社， 2020： 3540