【導(dǎo)讀】師的指導(dǎo)下進(jìn)行的研究工作及取得的成果。盡我所知，除文中特別加。而使用過的材料。對本研究提供過幫助和做出過貢獻(xiàn)的個人或集體，均已在文中作了明確的說明并表示了謝意。質(zhì)檢測到污水處理，無線數(shù)據(jù)收集到依賴因特網(wǎng)信息發(fā)布的功能。統(tǒng)以及WEB服務(wù)器等子課題進(jìn)行研究和開發(fā)。換能器驅(qū)動、嵌入式軟件開發(fā)等眾多技術(shù)領(lǐng)域。根據(jù)課題研究的側(cè)重性，本文將。機、CPLD、ARM9、DDS、MOS管驅(qū)動芯片等多種集成IC。學(xué)知識的總結(jié)和檢驗。第3～4周：學(xué)習(xí)嵌入式Linux相關(guān)知識，移植嵌入式Liunx和數(shù)據(jù)庫SQLite；第7周：編寫基于PLL的倍頻電路程序和相關(guān)實驗；第10周：設(shè)計基于DDS波形發(fā)生電路的；論文實現(xiàn)用于超聲水處理的功率源，要求輸出電功率最大可達(dá)100W且可調(diào)，匹配電路，以提高功放驅(qū)動壓電超聲換能器的效率。論文由八章組成。第六章針對印刷電路板中的干擾問題，用電。第七章選用并移植了嵌入式操作系統(tǒng)WindowsCE。計過程中的心得體會，并對系統(tǒng)的功能拓展進(jìn)行了展望。

　　

【正文】 頻率分辨率不能太大，本課題中，將頻率分辨率設(shè)定為中心頻率的 1%。 在本章第二節(jié)的開始，已經(jīng)通過理論分析可知，電路的倍頻數(shù)為 128 就完全能勝任課題的要求。本設(shè)計原理圖如圖 所示，預(yù)留了 12 25 512 可選分頻連接端口，以實現(xiàn)對應(yīng)的倍 頻數(shù)。 河海大學(xué)本科畢業(yè)設(shè)計（論文） 16 QL1QM2QN3QJ15QI13QH14QG6QF4QE5QD7CLKO9CLKO10VCC16CLR12CLKI11GND8CD4060INH5SIGIN14COMPIN3C1A6C1B7R111R212GND8VDD16VCOIN9PC1OUT2PC2OUT13PC3OUT15PCPOUT1VCOOUT4DEMOUT1074HC4046VCC5C202100pF10KR203100KR204VCC5R20222kR201104C201123P201123P202SIGINVCO 圖 倍頻電路原理圖 三、基于鎖相環(huán) 74HC4046 倍頻電路軟件設(shè)計 單片機產(chǎn)生規(guī)定頻率的程序流程圖如圖 所示。當(dāng)系統(tǒng)開機，單片機需要初始化定時器，即設(shè)置分頻系數(shù)、計數(shù)值。實驗室日常使用時，常希望開機后能希望儀器保持上此操作結(jié)束后的頻率，故這里設(shè)計了 EEPROM 存儲上次使用結(jié)束后的頻率狀態(tài)，待開機后定時器會自動載入該定時值。 機器運行的過程中，頻率是允許用戶調(diào)整的。系統(tǒng)時刻檢測是否有修改頻率指令，以完成對應(yīng)操作。 初 始 化定 時 器 1從 E E P R O M 中讀 取 頻 率產(chǎn) 生 波 形 ？修 改 頻 率 ？送 出 波 形是否裝 入 定 時 值是否開 始 圖 基于倍頻電路的軟件流程圖 河海大學(xué)本科畢業(yè)設(shè)計（論文） 17 第三節(jié) 單片機及 DDS 設(shè)計方案 DDS 同 DSP（數(shù)字信號處理）一樣，是一項關(guān)鍵的數(shù)字化技術(shù)。 DDS 是直接數(shù)字式頻率合成器 （ Direct Digital Synthesizer） 的英文縮寫。與傳統(tǒng)的頻率合成器相比， 因 DDS 技術(shù)有突出的特點，如輸出波形靈活且相位連續(xù)、頻率穩(wěn)定度高、輸出頻率分辨率高、頻率轉(zhuǎn)換速度快、輸出相位噪聲低、集成度高、功耗低、體積小等，使其在頻率合成源技術(shù)中被廣泛應(yīng)用 。 一、 DDS 原理 DDS 的基本原理是利用采樣定理，通過查表法產(chǎn)生波形。 DDS 的結(jié)構(gòu)有很多種，其基本的電路原理如圖 所示 ，主要由相位累加器 (PHASE ACCUMULATOR)，波形存儲器和 DA轉(zhuǎn)換器組成 。 圖 DDS基本結(jié)構(gòu)圖 一個正弦波，雖然它的幅度不是線性的，但是它的相位卻是線性增加的。 DDS 正是利用了這一特點來產(chǎn)生正弦信號。如圖 ，根據(jù) DDS 的頻率控制字的位數(shù) N，把 360176。平均分成了 2的 n=2N次等份。假設(shè)系統(tǒng)時鐘為 cf ，輸出頻率為 outf 。如果在時鐘作用下， 每次轉(zhuǎn)動一個角度 3602oN， 則可以產(chǎn)生一個頻率為 2cNf的正弦波的相位遞增量 ，此頻率為分辨率，可見，當(dāng) cf 為芯片所允許的最大 125MHz時候，具有最小的頻率分辨率 。那么只要選擇恰當(dāng)?shù)念l率控制字 M，使得2out Ncf Mf ?， 就可以得到所需要的輸出頻率 2 cout NMff ?。 河海大學(xué)本科畢業(yè)設(shè)計（論文） 18 012nM（ 跳 轉(zhuǎn) 步 進(jìn) ） 圖 DDS相位步進(jìn)原理圖 相位 和 幅度 的轉(zhuǎn)換需要通過波形存儲器 ，用相位累加器輸出的數(shù)據(jù)作為波形存儲器的相位取樣地址，這樣就可把存儲在波形存儲器內(nèi)的波形抽樣值（二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換。 如上文中， 我們已經(jīng)得到了合成 頻率為 outf 的波形 所對 應(yīng)的相位信息，然后 通過波形存儲器 把 0176。~360176。的相位轉(zhuǎn)換成相應(yīng)相位的幅度值。比如當(dāng) DDS 選擇為 2Vpp 的輸出時， 45176。對應(yīng)的幅度值為 ，這個數(shù)值以二進(jìn)制的形式被送入 DAC。這個相位到幅度的轉(zhuǎn)換 事實上是一個查表的過程。 DDS 在相對帶寬、頻率轉(zhuǎn)換時間、高分辨力、相位連續(xù)性、正交輸出以及集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平，為系統(tǒng)提供了優(yōu)于模擬信號源的性能 [1315]。 二、基于 AD9850 電路硬件設(shè)計 AD9850采用先進(jìn)的 CMOS工藝，其功耗在 時僅為 155mW，擴展工業(yè)級溫度范圍為 40～ 80℃ ，采用 28腳 SSOP表面封裝形式。 AD9850的引腳排列圖(a)所示，圖 (b)為其功能框圖。 AD9850內(nèi)含可編程 DDS系統(tǒng)和高速比較器，能實現(xiàn)全數(shù)字編程控制的頻率合成?？删幊?DDS系統(tǒng)的核心是相位累加器，它由一個加法器和一個 N位相位寄存器組成， N一般為 24～ 32。每來一個外部參考時鐘，相位寄存器便以步長 M遞加。相位寄存器的輸出與相位控制字相加后可輸入到正弦查詢表地址上。正弦查詢表包含一個正弦波周期的數(shù)字幅度信息，每一個地址對應(yīng)正弦波中 0176。 ～ 360176。 范圍的一個相位點。查詢表把輸入地址的相位信息映射河海大學(xué)本科畢業(yè)設(shè)計（論文） 19 成正弦波幅度信號，然后驅(qū)動 DAC以輸出模式量。 (a)AD9850引腳 (b)AD9850內(nèi)部結(jié)構(gòu)圖 圖 AD9850引腳和內(nèi)部結(jié)構(gòu)圖 AD9850采用 32位的相位累加器將信號截斷成 14位輸入到查詢表，查詢表的輸出再被截斷成 10位后輸入到 DAC， DAC再輸出兩個互補的電流。 DAC滿量程輸出電流通過一個外接電阻 RSET調(diào)節(jié)，調(diào)節(jié)關(guān)系為 ISET=32()， RSET的典型值是 。將 DAC的輸出經(jīng)低通濾波后接到 AD9850內(nèi)部的高速比較器上即可直接輸出一個抖動很小的方波。 AD9850在接上精密時鐘源和寫入頻率相位控制字之間后就可產(chǎn)生一個頻率和相位都可編程控制的模擬正弦波輸出，此正弦波可直接用作頻率信號源或經(jīng)內(nèi)部的高速比較器轉(zhuǎn)換為方波輸出。在 125MHz的時鐘下， 32位的頻率控制字可使 AD9850的輸出頻率分辨率達(dá) ；并具有 5位相位控制位，而且允許相位按增量 180176。 、 90176。 、 45176。 、 176。 、 176。 或這些值的組合進(jìn)行調(diào)整。 AD9850有 40位控制字， 32位用于頻率控制， 5位用于相位控制。 1位用于電源休眠（ Power down）控制， 2位用于選擇工作方式。這 40位控制字可通過并行方式或串行方式輸入到 AD9850。默認(rèn)狀態(tài)下是并行輸出方式，若要進(jìn)入串行方式，需要通過如圖 。 圖 AD9850 串行輸出傳輸引腳配置圖 河海大學(xué)本科畢業(yè)設(shè)計（論文） 20 考慮到本設(shè)計中單片機引腳資源有限，故采用了串行數(shù)據(jù)傳輸?shù)姆绞健?DDS部分的電路如下圖所示。 DVDD6D31D22D13D04D7/Serial25D626D527D428W_CLK7FQ_UD8RESET22CLKIN9DVDD23AVDD11AVDD18DGND5DGND24AGND10AGND19QOUTB13QOUT14IOUT21VINP16R12VINN15NC17IOUTB20U302AD9850R303100KR304100KR305100RC303104R306200RC30422C30810C309C310L301470nHL302390nHL303390nHC30533C30622C30722R307200R30110kDVCC5DVCC5 AVCC5DDSDADDSCKDDUDR302FCntrO1NC1GND2OUT3VCC4U301120MHzDVCC5FCntrO2C301104C302104 圖 AD9850應(yīng)用電路圖 三、基于 AD9850 電路軟件設(shè)計 圖是控制字串行輸入的控制時序圖，在串行裝入方式中，通過總線 D7將數(shù)據(jù)輸入到寄存器，在重復(fù) 40次之后再在 FQUD上升沿把 40位數(shù)據(jù)從輸入寄存器裝入到頻率 /相位數(shù)據(jù)寄存器， AD9850將自動更新 DDS輸出頻率和相位，同時把地址指針復(fù)位到第一個輸入寄存器。 圖 串行數(shù)據(jù)傳輸時序圖 串行傳輸?shù)?40個數(shù)據(jù)位如圖所示， WO~W31是頻率控制字 M ,控制輸出頻率為322o Mf ?， W32和 W33是模式控制字， W34控制 AD9850進(jìn)入休眠模式， W36~39是相位控制字。 河海大學(xué)本科畢業(yè)設(shè)計（論文） 21 圖 AD9850控制字 串行模式下對 40 個數(shù)據(jù)位的寫入代碼如下： void WriteAD9850(long int F,char P) { long int t = 0。 float temp = 4294967296/CLKIN。 temp = temp * F。 F = (long int)temp。 //由傳入的頻率 F 計算出計數(shù)值 for(。 t 32。 t++) { if( Famp。(1 t) ) //send 1 { Set_AD9850_SDA()。 AD9850_Delay()。 Set_AD9850_SCK()。 AD9850_Delay()。 Clr_AD9850_SCK()。 AD9850_Delay()。 } else//send 0 { Clr_AD9850_SDA()。 AD9850_Delay()。 Set_AD9850_SCK()。 AD9850_Delay()。 Clr_AD9850_SCK()。 AD9850_Delay()。 } } //send 0 W32 //send 0 W33 河海大學(xué)本科畢業(yè)設(shè)計（論文） 22 //send 0 Power Down for(t = 0。 t 3。 t++) { Clr_AD9850_SDA()。 AD9850_Delay()。 Set_AD9850_SCK()。 AD9850_Delay()。 Clr_AD9850_SCK()。 AD9850_Delay()。 } t = 0。 for(。 t 5。 t++) { if( Pamp。(1 t) ) { //send 1 Set_AD9850_SDA()。 AD9850_Delay()。 Set_AD9850_SCK()。 AD9850_Delay()。 Clr_AD9850_SCK()。 AD9850_Delay()。 } else { //send 0 Clr_AD9850_SDA()。 AD9850_Delay()。 Set_AD9850_SCK()。 AD9850_Delay()。 Clr_AD9850_SCK()。 AD9850_Delay()。 } } Set_AD9850_UD()。 AD9850_Delay()。 Clr_AD9850_UD()。 AD9850_Delay()。 } 河海大學(xué)本科畢業(yè)設(shè)計（論文） 23 第四節(jié) CPLD 設(shè)計方案 CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件，是從 PAL和 GAL 器件發(fā)展出來的器件，相對而言規(guī)模大，結(jié)構(gòu)復(fù)雜，屬于大規(guī)模集成電路范圍。是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。其基本設(shè)計方法是借助集成開發(fā)軟件平臺，用原理圖、硬件描述語言等方法，生成相應(yīng)的目標(biāo)文件，通過下載電纜將代碼傳送到目標(biāo)芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。 CPLD 主要是由可編程邏輯宏單元圍繞中心的可編程互連矩陣單元組成。其中 MC 結(jié)構(gòu)較復(fù)雜，并具有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于 CPLD 內(nèi)部采用固定長度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間可預(yù)測性，避免了分段式互連結(jié)構(gòu)時序不完全預(yù)測的缺點。 CPLD 在結(jié)構(gòu)上主要包括三個部分：可編