【導(dǎo)讀】（開機后，按下按鍵1一次，會繼續(xù)顯示時間。會顯示鬧鐘設(shè)置分鐘界面，按下按鍵1五次會顯示秒表界面。停止，此時按下按鍵3，即確認(rèn)鍵，則會返回時間顯示狀態(tài)。又需要控制器來控制系統(tǒng)所處的狀態(tài)。外部信號，并給出信號給計時器，使其做出相應(yīng)的動作。本設(shè)計主要分成計數(shù)器模塊和控制模塊。只要檢測時鐘上升沿到來，計數(shù)器就加1，直至計到。60，又從0開始計時。此外，此模塊還有復(fù)位和置數(shù)功能。到計算器里面，計數(shù)器從加載的值開始計數(shù)。除此之外，進(jìn)位信號用。于下一位計數(shù)的時鐘信號。其中用到了conv_integer來進(jìn)行轉(zhuǎn)換。分頻器實際也是一個計數(shù)器，只是在計數(shù)的中點處，將輸。輸入為向量，故需轉(zhuǎn)換成兩個向量。主要是利用對10整除取其十位，這主要是通過設(shè)置數(shù)碼管的使能端，同時選擇此數(shù)碼管應(yīng)該顯示。的數(shù)據(jù)，進(jìn)行動態(tài)顯示。制，使其在顯示分和秒之間點亮而其他位不亮。標(biāo)志位來對譯碼電路進(jìn)行控制，使其點亮或熄滅小數(shù)點。

　　

【正文】 count1,count2,count3,count4:in std_logic_vector(3 downto 0)。 show1,show2,show3,show4:out std_logic_vector(3 downto 0))。 end entity。 architecture bev of show_choice is begin process(showchu) begin if(showchu=39。139。) then show1=count1。 43 show2=count2。 show3=count3。 show4=count4。 else show1=click1。 show2=click2。 show3=click3。 show4=click4。 end if。 end process。 end bev。 （ 6）主控模塊： c lks et s nds um [3. .0]s um 1[ 3. .0]s um 2[ 3. .0]ho ur [5. .0]m in [5. .0]s ec [5. .0]rs ts ho w c hube gi nc ntlo adc le arou tpu t1[ 5. .0]ou tpu t2[ 5. .0]ou tpu t3[ 5. .0]s ou ndf un tio nin s t library ieee。 use 。 use 。 44 entity funtion is port(clk:in std_logic。 setsnd:in std_logic。 sum:in std_logic_vector(3 downto 0)。 sum1:in std_logic_vector(3 downto 0)。 sum2:in std_logic_vector(3 downto 0)。 hour:in integer range 63 downto 0。 min:in integer range 63 downto 0。 sec:in integer range 63 downto 0。 rst:out std_logic。 showchu:out std_logic。 begint:out std_logic。 load:out std_logic。 clear:out std_logic。 output1:out integer range 63 downto 0。 output2:out integer range 63 downto 0。 output3:out integer range 63 downto 0。 sound:out std_logic)。 end entity。 45 architecture bev of funtion is type state_type is(s1,s2,s3,s4,s5,s6)。 signal state:state_type:=s1。 signal temp1:integer range 63 downto 0:=0。 signal temp2:integer range 63 downto 0:=0。 signal temp3:integer range 63 downto 0:=0。 signal ring1:integer range 63 downto 0。 signal ring2:integer range 63 downto 0。 signal load1:std_logic。 signal clear1:std_logic。 begin seq:process(clk,state,sum,sum1,sum2) variable tp1:integer range 63 downto 0。 variable tp2:integer range 63 downto 0。 variable tp3:integer range 63 downto 0。 begin if(clk39。 event and clk=39。139。)then if(sum2=0001)then state=s1。 clear1=39。139。 46 rst=39。039。 else rst=39。139。 case sum is when 0001=state=s1。 when 0010=state=s2。 when 0011=state=s3。 when 0100=state=s4。 when 0101=state=s5。 when 0110=state=s6。 when others=null。 end case。 end if。 case state is when s1= showchu=39。039。 tp1:=hour。 tp2:=min。 tp3:=sec。 temp1=hour。 47 temp2=min。 temp3=sec。 if(setsnd=39。139。)then if ((tp1=ring1)and(tp2=ring2))then sound=39。039。 else sound=39。139。 end if。 else sound=39。139。 end if。 load1=39。039。 clear1=39。039。 when s2= showchu=39。039。 if(sum1=0000)then temp1=hour。 elsif(sum1=0001)then if(temp1=23)then temp1=0。 else temp1=temp1+1。 end if。 48 elsif(sum1=0010)then load1=39。139。 temp1=temp1。 end if。 temp2=min。 temp3=sec。 when s3= showchu=39。039。 if(sum1=0000)then temp2=min。 elsif(sum1=0001)then if(temp2=60)then temp2=1。 else temp2=temp2+1。 end if。 elsif(sum1=0010)then load1=39。139。 temp2=temp2。 end if。 temp1=hour。 temp3=sec。 49 when s4= showchu=39。039。 if(sum1=0000)then temp1=1。 elsif(sum1=0001)then if(ring1=23)then ring1=0。 else ring1=ring1+1。 end if。 elsif(sum1=0010)then ring1=ring1。 end if。 temp1=ring1。 temp2=0。 temp3=sec。 when s5= showchu=39。039。 if(sum1=0000)then temp2=1。 elsif(sum1=0001)then if(ring2=60)then 50 ring2=1。 else ring2=ring2+1。 end if。 elsif(sum1=0010)then ring2=ring2。 end if。 temp2=ring2。 temp1=ring1。 temp3=sec。 when s6= showchu=39。139。 if(sum1=0000)then temp1=0。 begint=39。039。 elsif(sum1=0001)then begint=39。139。 elsif(sum1=0010)then begint=39。039。 end if。 temp2=0。 temp3=0。 51 end case。 end if。 output1=temp1。 output2=temp2。 output3=temp3。 load=load1。 clear=clear1。 end process。 end bev。