【導(dǎo)讀】英文文獻(xiàn)及中文翻譯。信息與通信工程學(xué)院

　　

【正文】 32 位寬，但 48 位合成器在較高的頻率分辨率也可使用。一個(gè)相位累加器產(chǎn)生連續(xù)的正弦查找表的地址，并生成一個(gè)數(shù)字正弦波輸出。 DDS 的數(shù)中北大學(xué) 2020 屆英文文獻(xiàn)及中文翻譯 第 2 頁 共 6 頁 字部分，即相位累加器和查表，被稱為數(shù)控振蕩器（ NCO）。最后階段，這相對(duì)于前一個(gè)主要是模擬，包括一個(gè) D / A 轉(zhuǎn)換器在一個(gè)過濾器之后。過濾器使數(shù)字化的正弦波更平穩(wěn)，生產(chǎn)連續(xù)輸出信號(hào)。 在凡方波輸出需要的應(yīng)用中，這由一個(gè)硬限制器在經(jīng)過過濾器之后得到。 這不等于使用例如蓄電池的，而不是硬過濾和波形輸出最高位有限，因?yàn)闀?huì)遇到很大的抖動(dòng)。對(duì)于 n位系統(tǒng)的輸出信號(hào)的頻率是按以下方式計(jì)算的 。如果相位步 等于 1，將累加器的計(jì)數(shù)加 1，以時(shí)鐘周期，以滿足整個(gè) LUT 和生成一個(gè)周期的 輸出正弦波。這是該系統(tǒng)能生成的最低的頻率，也是它的頻率分辨率。設(shè)置 FSW 為二，計(jì)數(shù)器的結(jié)果間隔數(shù)為二，以時(shí)鐘周期來完成一個(gè)周期的正弦波輸出。它可以很容易地表明，對(duì)于任意整數(shù) m，其中 m ，所采取的時(shí)鐘周期數(shù)旨在產(chǎn)生一個(gè)輸出的正弦波周期 /米，輸出頻率（ fDDS）和頻率分辨率（ fres）給出由下列公式： fDDS= 2nm fclk? fres= fclk/2n 對(duì)于 n = 32，有一個(gè) fclk = 33 MHz 的時(shí)鐘頻率，頻率分辨率為 兆赫茲。如果 n是增加至 48 個(gè)具有相同的時(shí)鐘頻率，分辨率為 120 nHz 是可能的 。 產(chǎn)生我們目前的設(shè)計(jì)的想法來自 DDS 的頻率分辨率極高的設(shè)備并且由它的封閉循環(huán)的形式抗干擾執(zhí)行。 一個(gè)（已知）頻率源，即 DDS，采用于一個(gè)閉環(huán)并且被迫逐步產(chǎn)生頻率等于未知輸入輸出。 一個(gè)在 DDS 系統(tǒng)的經(jīng)驗(yàn)法則是可以接受的最大合成頻率為時(shí)鐘頻率的 25％（遠(yuǎn)低于奈奎斯特限制）。根據(jù)這一點(diǎn)，我們的原型使用一個(gè) 33 MHz 的時(shí)鐘將有效地?cái)?shù)到 8兆赫。在砷化鎵產(chǎn)品來看，我們可以看到，最近的 DDS 設(shè)計(jì)可以在高達(dá) 400 兆赫的時(shí)鐘頻率范圍運(yùn)作。因此，目前的方法，頻率計(jì)數(shù)器工作頻率達(dá) 100 MHz 是可以設(shè)計(jì)的。該決議將取決于 FSW的數(shù)量和時(shí)鐘頻率。 DDS 的時(shí)鐘頻率是非常重要的，因?yàn)樗鼫p小，該方法的決議（定義為 fclk /）更出色，即它變得更精細(xì)的改進(jìn)。 時(shí)鐘頻率下降的影響是其最大輸出頻率，限制計(jì)數(shù)器的最大計(jì)數(shù)隨之降低。 主要模塊已被證明。其中包括：頻率比較和 DDS。為了克服特定頻率比較器的一些缺點(diǎn)校正階段已被納入。中北大學(xué) 2020 屆英文文獻(xiàn)及中文翻譯 第 3 頁 共 6 頁 這一階段也可用于測(cè)量提取 ，以顯示正確的讀數(shù) 。 電路的操作 該電路工作在一個(gè)新的測(cè)量 DDS 的輸出頻率會(huì)在一開始以逐次逼近的方法控制這樣一種方式。 最初的 DDS 頻率將有一半為它的最大值。 此外，該步驟將頻率近似等于 DDS 的最大頻率的 1/ 4。根據(jù)比較器輸出的頻率，在每一個(gè)近似值中頻率被分成兩個(gè)并且增加或減少到 DDS 的 FSW 中。在步長下降到一時(shí)逼近過程停止。在此之后，向上 /向下計(jì)數(shù)器替代逼近機(jī)制。 在適當(dāng)?shù)男拚徒獯a后，數(shù)碼的 FSW 被顯示在在一個(gè)輸出設(shè)備中，即一臺(tái)液晶顯示器或任何其他合適的方式。 或者，也可以進(jìn)行數(shù)字記錄，也可以由計(jì)算機(jī)閱讀。 由于這一初步的方法，我們可以說， 被提議的方法是基于被迫產(chǎn)生和未知幾乎相等的頻率的數(shù)字控制合成器。 頻率比較 頻率比較似乎是在設(shè)計(jì)中最關(guān)鍵的階段。該實(shí)現(xiàn)是基于一種改進(jìn)的相位 /頻率比較器，由飛利浦在 74HC4046 PLL 設(shè)備中生產(chǎn) 。它主要包括兩個(gè)二進(jìn)制計(jì)數(shù)器，共計(jì)兩個(gè)和一個(gè) RS 觸發(fā)器 。 頻率比較器的功能是基于頻率較低，即較大的時(shí)期的原則，包括（擁抱）至少有一個(gè)或多個(gè)頻率較高（小周期）完整周期。 這意味著，兩個(gè)或兩個(gè)以上的較高頻率上升邊緣的波形在較低頻率周期內(nèi)。鑒 于上述情況，電路操作如下：當(dāng)?shù)谝粋€(gè)計(jì)數(shù)器（＃ 1）在一個(gè)時(shí)期內(nèi)遇到 DDS 的兩個(gè)未知頻率的上升邊緣，它設(shè)置 RS 觸發(fā)器的輸出。 RS 觸發(fā)器的邏輯 “1” 在向上 /向下計(jì)數(shù)器的 U / D 的控制輸出中起作用，強(qiáng)制 DDS 升高輸出頻率。 相反，當(dāng)?shù)诙€(gè)計(jì)數(shù)器（＃ 2）在一個(gè)周期內(nèi)記錄兩個(gè)未知的頻率的上升的 DDS 輸出的邊緣，它又恢復(fù)成 RS 觸發(fā)器的輸出的。這個(gè)動(dòng)作降低了 DDS 的頻率 。 乍一看人們可以認(rèn)為，合成頻率可達(dá)到實(shí)測(cè)（鰭），然后計(jì)數(shù)器停止運(yùn)作。不幸的是并非如此。一個(gè)充滿活力的機(jī)制代替了。該電路需要一些時(shí)間來實(shí)現(xiàn)正確的頻率的關(guān)系。 我們將把這個(gè)時(shí)間稱為“遲滯”。 遲滯取決于最初的 DDS 輸出時(shí)序關(guān)系和未知頻率。最初，在滯后期，有關(guān)更大的頻率的指示是不明確的，即它可以是錯(cuò)誤的。 當(dāng)兩個(gè)歧義在更高的頻率上升邊緣波形發(fā)生在較低的一個(gè)時(shí)期。 如果我們考慮到案件中北大學(xué) 2020 屆英文文獻(xiàn)及中文翻譯 第 4 頁 共 6 頁 的 DDS 的頻率等于未知之一，我們會(huì)發(fā)現(xiàn)，比較器的輸出將切換，說明或者是DDS 的頻率高于或低于下限未知。這實(shí)際上是一個(gè)可以接受的和預(yù)期的條件，因?yàn)椋ㄔ陔妷罕容^器）的平等是不可能存在的跡象。在我們的例子中，這不是一個(gè)問題，因?yàn)檫@個(gè)電路是在一個(gè)封閉的循環(huán)之中。該循環(huán)將采取，經(jīng)過一段短暫的時(shí)間，遲滯等情況 將得到扭轉(zhuǎn)的行動(dòng)方式。滯后的時(shí)間是可變的。這種情況被控制，也將在后面解釋。 雖然模擬執(zhí)行頻率的比較將產(chǎn)生更加強(qiáng)勁的噪音，我們堅(jiān)持?jǐn)?shù)字實(shí)現(xiàn)，原因有三：在超大型積體電路或可編程邏輯器件（ PLD）實(shí)現(xiàn)容易，沒有模擬組件，頻率范圍寬的操作和更短的需要 響應(yīng)時(shí)間。 頻率比較器和數(shù)字合成器之間的互動(dòng) 在頻率比較器 “ 實(shí)現(xiàn) ” 的未知頻率逐次逼近之后，合成的頻率較高（低）于未知，并在控制向上 /向下計(jì)數(shù)器的輸出端產(chǎn)生計(jì)算向下 (上 )一個(gè)邏輯 0（ 1）的方向。 如前所述，這個(gè)計(jì)數(shù)器的輸出被認(rèn)為是從 FSW 到 DDS 的階段。在最初的DDS 頻率低時(shí)，合成頻率將會(huì)逐步增加，達(dá)到未知之一。 這不會(huì)通過頻率比較器“ 實(shí)現(xiàn) ” 和合成頻率將會(huì)在一些時(shí)鐘周期繼續(xù)增加，直到比較器檢測(cè)出它的兩個(gè)輸入頻率的正確關(guān)系，未知的一方和 DDS 輸出。在相反（降低）的情況下，同樣的現(xiàn)象也將會(huì)被觀察到。這是因?yàn)榍懊嫣岬降臏笞饔?。?dāng) DDS輸出（ fDDS）已接近鰭，由于滯后性，沒有特定的頻率合成。相反，它搖擺于 F1 和 F2 之間，其中 F1 和 F2 是頻率對(duì)稱擺動(dòng)的兩個(gè)極端值。 DDS 的輸出可以被看作是一個(gè)三角波形的頻率調(diào)制的載體。三角波形是 FSW 施加到 DDS 的模擬表示法。較低的形跡顯示一個(gè) 比較典型的頻率輸出。在相同的圖上，上部的描繪，以模擬的形式顯示的 FSW 的變化，這是因?yàn)樗髨D接近正確的值。利用輔助硬件電路這個(gè)波形已被俘獲：數(shù)字至模擬轉(zhuǎn)換器（ DAC）連接到 U / D 轉(zhuǎn)換計(jì)數(shù)器（最高位），以研究操作的輸出。這款 DAC 不會(huì)顯示在電路的框圖中。下跟蹤的 U / D 命令（輸入）到計(jì)數(shù)器上，而跟蹤是一個(gè)假設(shè)的 “ 調(diào)頻 ” 波形被不同的規(guī)定。很明顯，使用 “ 假設(shè) ” 是因?yàn)闆]有一個(gè)可用的波形在電路（除輔助 DAC）中。相反，其相等數(shù)值存在。三角波形的坡度大小對(duì)于常數(shù)輸入頻率是恒定并且取決于 U/ D 轉(zhuǎn)換計(jì)數(shù)器（水平軸） 時(shí)鐘和 DAC（垂直軸）的電壓基準(zhǔn)。這里的坡度為 ? k ? fin。 中北大學(xué) 2020 屆英文文獻(xiàn)及中文翻譯 第 5 頁 共 6 頁 原型硬件的描述 用于評(píng)估的目的，兩個(gè)原型在實(shí)驗(yàn)室已建成。第一種方法是一個(gè)低頻率的工具（工作達(dá) 15 千赫）。這次實(shí)施的目的是研究該原則的操作方法。 接下來，一個(gè)更高的頻率原型制造出來了，在此進(jìn)行更詳細(xì)的描述。 為了使原型的數(shù)字部分（頻率比較，連續(xù)計(jì)數(shù)器，校正階段）生效，兩個(gè)產(chǎn)自 Altera（ EPF8064LC68 12）的 PLD 器件被使用了。這些設(shè)備和由高通 Q2240I 3S1 所生產(chǎn) DDS相互聯(lián)系。DDS 具有 32 位輸入和一個(gè) 12 位輸出的正弦查找表（ LUT）。該 12 位輸出的 LUT送入到由模擬設(shè)備 AD9713B 發(fā)出的 D / A 轉(zhuǎn)換器中。其模擬輸出連接到 I / V 放大器（電流電壓轉(zhuǎn)換器）。 由于 DAC 工作，生成的正弦波具有較高的諧波。 這些諧波在 DAC 之后將從過濾器刪除。這次調(diào)整階段一部分實(shí)施在 PLD 一部分在微控制器?；陬l率比較器的上下命令，我們存儲(chǔ)兩個(gè)極端值， FSW1 和 FSW2，然后再進(jìn)入微控制器 Atmel AT89C52）轉(zhuǎn)換成數(shù)字表示并反饋到 LCD顯示器。該微控制器還控制著整個(gè)運(yùn)作的原型。 儀器的行為和預(yù)期的一樣，和常規(guī)的頻率計(jì)數(shù)器工作臺(tái)是一樣的。在數(shù)字示波器的幫助下，測(cè)量采用較低速度跟蹤檢查。每個(gè)狀態(tài)，波形的高或低，相當(dāng)于一個(gè)測(cè)量所需的時(shí)間。 4 結(jié)論 在該文件中頻率測(cè)量的替代方法已經(jīng)提出。已經(jīng)被指明，在大多數(shù)情況下，對(duì)于相同頻率的解決方案，這種方法比傳統(tǒng)方法更快。另一方面，由于 DDS 的固有高頻率的特點(diǎn)，該方法的精度非常高。這種可作為振蕩器的合成器，在未知的輸入頻率范圍被驅(qū)使 “ 振蕩 ” 。與常規(guī)方法的比較已經(jīng)給出，兩個(gè)原型已建成并在實(shí)驗(yàn)室測(cè)試。這種方法的第二個(gè)主要優(yōu)點(diǎn)是，如果重復(fù)頻率測(cè)量，工具一直 鎖定，頻率測(cè)量不重新從頭開始，而是自動(dòng)驅(qū)使到更低或更高的值。換句話說，循環(huán)有能力按照輸入信號(hào)頻率的變化而改變。在傳統(tǒng)的計(jì)算技術(shù)里，計(jì)算過程為每個(gè)新的測(cè)量而重復(fù)（重新啟動(dòng)）。另一個(gè)重要優(yōu)勢(shì)是該系統(tǒng)的抗噪聲能力，由于其閉環(huán)的性質(zhì)。一個(gè)詳細(xì)的噪音行為的研究已經(jīng)在本文中指出。 這主要是因?yàn)楸疚牡哪康氖且岢鲆粋€(gè)頻率測(cè)量的替代原理。此外，該系統(tǒng)的最終輸出采取了一些進(jìn)一步的（測(cè)量校正）有助于抗噪聲能力的后處理。