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【正文】 高精度的測量， 9位剛剛開始， 11 位算中等， 13 位才能算比較高級。 溢出位：把溢出位算進去的總等效位。有些頻率計帶有溢出功能，即把最高位溢出不顯示而只顯示后面的位，以便 達到提高位數(shù)的目的。這里個別指標是估計值。 速度：即每秒能出多少位。有了高位數(shù)的但測量特別慢也失去了意義。平常計數(shù)式的 8 位頻率計，測量 10MHz 信號、 1秒閘門能得到 10,000,000Hz，這實際上才是 7位（位數(shù)等于取常用對數(shù)后的值），要想得到 8位，需要 10 秒閘門；要想得到 9 位，需要 100 秒閘門，依次類推，即便顯示允許， 11 位需要 10000 秒的測量時間了。但無論如何，還是每秒 7 位。因此，要想快速得到高位數(shù)則必須高速度。 分辨：這就像一個電壓表最小可以分辨出多大的電壓的指標是類似的，越小越好，單 位 ps（皮秒）。 1000ps=1ns。假設你用 1ns 的頻率計要分辨出 1e12的誤差，就需要 1ns/1e12=1000 秒的時間。而假設你有另外一個頻率計的分辨是 100ps，那么測量時間就可以縮短 10倍為 100 秒，或者可以在相同的 1000 秒下測量出 1e14的誤差。 4 時間頻率測量 相比傳統(tǒng)的電路系統(tǒng)設計方法， EDA 技術采用 VHDL 語言描述電路系統(tǒng)，包括電路的結(jié)構(gòu)、行為方式、邏輯功能及接口。 Verilog HDL 具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下的設計特點。設計者可不必了解硬件結(jié)構(gòu)。從系統(tǒng)設計 入手，在頂層進行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設計，在方框圖一級用 Verilog HDL 對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的 FPGA 器件中去，從而實現(xiàn) FPGA、 14 的設計。 時間頻率測量是電子測量的重要領域。頻率和時間的測量已越來越受到重視，長度、電壓等參數(shù)也可以轉(zhuǎn)化為與頻率測量有關的技術來確定。本文通過對傳統(tǒng)的多周期同步法進行探討，提出了多周期同步法與量化時延法相結(jié)合的測頻方法。 最簡單的測量頻率的方法是直接測頻法。直接測 頻法就是在給定的閘門信號中填入脈沖，通過必要的計數(shù)電路，得到填充脈沖的個數(shù)，從而算出待測信號的頻率或周期。在直接測頻的基礎上發(fā)展的多周期同步測量方法，在目前的測頻系統(tǒng)中得到越來越廣泛的應用。多周期同步法測頻技術的實際閘門時間不是固定的值，而是被測信號的整周期倍，即與被測信號同步，因此消除了對被測信號計數(shù)時產(chǎn)生的177。 1個字誤差，測量精度大大提高，而且達到了在整個測量頻段的等精度測量， 在時頻測量方法中，多周期同步法是精度較高的一種，但仍然未解決177。 1 個字的誤差，主要是因為實際閘門邊沿與標頻填充脈沖邊沿并不同步 Tx=N0T0△ t2+△ t1，如果能準確測量出短時間間隔Δ t1 和Δ t2，也就能夠準確測量出時間間隔 Tx，消除177。 1 個字的計數(shù)誤差，從而進一步提高精度。 為了測量短時間間隔Δ t1 和Δ t2，通常使用模擬內(nèi)插法或游標法與多周期同步法結(jié)合使用，雖然精度有很大提高，但終未能解決177。 1 個字的誤差這個根本問題，而且這些方法設備復雜，不利于推廣。 要得到精度高，時間響應快，結(jié)構(gòu)簡單的頻率和時間測量方法是比較困難的。 從結(jié)構(gòu)盡量簡單同時兼顧精度的角度出發(fā)，將多周期同步法與基于量化時延的短時間間隔測量方法結(jié)合，實 現(xiàn)了寬頻范圍內(nèi)的等精度高分辨率測量。 量化時延法測短時間間隔 光電信號可以在一定的介質(zhì)中快速穩(wěn)定的傳播，且在不同的介質(zhì)中有不同的延時。通過將信號所產(chǎn)生的延時進行量化，實現(xiàn)了對短時間間隔的測量。 其基本原理是“串行延遲，并行計數(shù)”，而不同于傳統(tǒng)計數(shù)器的串行計數(shù)方法，即讓信號通過一系列的延時單元，依靠延時單元的延時穩(wěn)定性，在計算機的控制下對延時狀態(tài)進行高速采集與數(shù)據(jù)處理，從而實現(xiàn)了對短時間間隔的精確測量。 量化時延思想的實現(xiàn)依賴于延時單元的延時穩(wěn)定性，其分辨率取決于單位延時單元的延遲 時間。 作為延時單元的器件可以是無源導線，有源門器件或其他電路。其中，導線的延、 15 遲時間較短 (接近光速傳播的延遲 )，門電路的延遲時間相對較長。考慮到延遲可預測能力，最終選擇了 CPLD 器件，實現(xiàn)對短時間間隔的測量。 將短時間間隔的開始信號送入延時鏈中傳播，當結(jié)束信號到來時，將此信號在延時鏈中的延時狀態(tài)進行鎖存，通過 CPU 讀取，判斷信號經(jīng)過的延時單元個數(shù)就可以得到短時時間間隔的大小，分辨率決定于單位延時單元的延時時間。 一般來講，為了測量兩個短時間間隔，使用兩組延時和鎖存模塊，但實際上，給定的軟件閘門時間足夠大，允許 CPU 完成取數(shù)的操作，即能夠在待測時間間隔結(jié)束之前取走短時間隔Δ t1 對應的延時單元的個數(shù)，通過一定的控制信號，可以只用一組延時和鎖存單元，這樣可以節(jié)省 CPLD 內(nèi)部的資源。利用多周期同步與量化時延相結(jié)合的方法，計算公式為： T=n0t0+n1t1n2t1 上式中， n0 為對填充脈沖的計數(shù)值； t0 為填充脈沖的周期，即 100ns； n1 為短時間隔Δ t1 對應的延時單元的個數(shù)； n2 為短時間隔Δ t2 對應的延時單元的個數(shù)； t1為量化延遲器件延時單元的延遲量 ()。 這樣，利用多周期同步法，實現(xiàn)了閘門和被測信號同步；利用量化時延法，測量了原來測不出來的兩個短時間間隔，從而準確地測量了實際閘門的大小，也就提高了測頻的精度。 由于頻率合成器輸出的頻率信號最小只能調(diào)到 10Hz，把 XDU17 的測量值作為標準，可以計算出樣機測頻的精度。 例如，被測信號為 時被測信號為 時，從上面的計算可以看出，樣機的分辨率已達 ns 量級，下面從理論分析的角度來說明這一點。 前面已經(jīng)分析過，多周期同步法測頻時，它的測量不確定度為： 當輸入 f0為 10MHz，閘門時間為 1s 時，測量的不確定度為177。 1 107/s。當與量化延時測量與短時間間隔電路相結(jié)合時，測量的不確定度可以從下述推導出來。 在采用多周期同步法時， Tx為待測的多周期值， T0為采用的時基周期。 Tx= NT0+△ t1△ t2 與量化延時電路相結(jié)合后有： Tx= NT0+(N1N2)td177。δTx 這里，δ Tx 為測量的不準確度。 對上式微分得： \δ Tx≤177。 2td 、 16 由上式可知，此方法的測量精度取決于 td，它的穩(wěn)定性與大小直接影響測 量值的不確定度。所以采用各種方法，計數(shù)器可在整個頻率量程內(nèi)實現(xiàn)等精度的測量，而且測量精度有顯著提高，測量分辨率提高到 ，且消除了177。 1 個字的理論誤差，精度提高了 20 多倍。 結(jié)束語 本文將給出了一種新的測頻方法?；诖朔椒ǖ念l率計的數(shù)字電路部分集成在一片 CPLD 中，大大減小了整個儀器的體積，提高了可靠性，且達到了很高的測量分辨率。 5 頻率計的 VHDL 設計 利用 ALTERA 公司的 FPGA 芯片 EPF10K10，使用 VHDL 編程語言設計等精度頻率計，給出核心程序，經(jīng)過 ISPEXPER 仿真后，驗證設計是 成功的，達到預期結(jié)果。傳統(tǒng)的頻率計相比， FPGA 的頻率計簡化了電路板的設計，提高了系統(tǒng)設計的實現(xiàn)性和可靠性，測頻范圍達到 100 MHz，實現(xiàn)了數(shù)字系統(tǒng)硬件的軟件化，這是數(shù)字邏輯設計的新趨勢。 本設計采用 AL TERA 公司的 FPGA 芯片 EPF10K10, 該芯片管腳間的延遲為 5 ns, 即頻率為 200MHz, 應用標準化的硬件描述語言 VHDL 有非常豐富的數(shù)據(jù)類型 , 他的結(jié)構(gòu)模型是層次化的 , 利用這些豐富的數(shù)據(jù)類型和層次化的結(jié)構(gòu)模型 , 對復雜的數(shù)字系統(tǒng)進行邏輯設計并用計算機仿真 , 逐步完善后進行自動綜合生 成符合要求的、在電路結(jié)構(gòu)上可實現(xiàn)的數(shù)字邏輯 , 再下載到可編程邏輯器件中 , 即可完成設計任務。 譯自文斯凱赫爾著的 VHDL 邏輯設計 7688 頁 VHDL設計流程 在深入了解 VHDL 語言之前．先理解 VHDL 設計環(huán)境是很有幫助的?；?VHDL 的設計過程有幾個步驟，通常稱為設計流程。這些步驟適用于何基于硬件描述晤言的設計過程，由圖 .1概略表示。 、 17 前 端 步 驟 (雖然是痛苦的，但是很平常 ) 后 (很痛苦的 !) 端 步 驟 圖 HDL的設計流程步驟 所謂的“前端”步驟，就是從方框圖層次上寫出基本方法和結(jié)構(gòu)快。像軟件程序那樣的大的邏輯設計通常是分層次的， VHDL 給出了很好的框架用于定義模塊及其界面，細節(jié)內(nèi)容隨后再填充。 下一步是實際寫出模塊，界面，及其內(nèi)部細節(jié)的 VHDL 代碼。由于 VHDL 是基于文本的語言，原則上 可以用任何文本編輯器完成這部分工作。然而，大多數(shù)設計環(huán)境包括特別的 VHDL 文本編輯器，使得工作更簡單些。這樣的編輯器有一些特點，例如，VHDL 關鍵詞 的突出顯示，自動縮進，常用程序結(jié)構(gòu)的內(nèi)置模板，內(nèi)置語法檢查和編譯器快速啟動。 一旦寫出某個代碼，你就想編譯它， VHDL 語法編譯器會分析你的代碼有沒有語法錯誤，并檢查它與其它模塊的兼容性。它還用于處理設計的模擬器所需要的內(nèi)部信息。像其它編程工作一樣，你可能不想等到所有的代碼編譯完。一次做一點，可防止擴散語法錯誤以及不一致命名，等等，而且在完成項目之前就給你一種“欲 罷不能”的感覺。 下一步是模擬，這也許是最滿意的步驟， VHDL 模擬器允許你定義輸入并應用到設計中去，同時觀察輸出而不必建立物理電路。在小型項目中，如在數(shù)學設計課 上 的作業(yè)，你可以手工產(chǎn)生輸入并與預期的輸出比較。 實際上，模擬只是被稱為驗證的一部分，當然，看到模擬的電路產(chǎn)生輸出是令人滿 意的，但模擬的目的要更高些，它要驗證電路是否按預期的那樣工作。在典型的大型項目中，在 編碼過程中和之后，都需要做大量的動作來 定義很寬范圍的邏輯操作條件，以及在這些條件下電路運行的測試情況。 在這個步驟如能找出設計上的問題，是分層 /方塊圖 擬合 /布局 +布線 編碼 定時驗證 綜合 模擬 /檢驗 編譯 、 18 很有用的， 如果在以后才找到問題，則通常必須重新做所有的“后端 “步驟 。 要注意，至少有兩個方面的問題需要驗證。在功能驗證中，主要研究不考慮定地條件下的邏輯操作，門延遲和其它定時參數(shù)都讓認為是零。在定時驗證中主要研究 包含 了估算延遲的電路操作，驗證如觸發(fā)器這樣的時序器件的建立，保持以及其它的定時要求。按慣例，在開始“后端”步驟前，要充分做好功能驗證。但是，在這一步做定時驗證通常是受限制的，因為時序行為非常依賴于綜 合以及擬合的結(jié)果。我們可以做些初步的定時驗證，以 獲得全部設計過程中的一些安慰，但具體的定時驗證必須到最后才能做。 驗證之后，就可以進行“后端”的工作了。這一步驟的性質(zhì)和用到得工具，依據(jù)設計的目標技術會有些不同，但仍可分為三個基本的步驟。第一步為綜合，就是將 VHDL的描述轉(zhuǎn)換成能在目標技術中使用的基本元素和部件的集合。例如，用 PLD 或者 CPLD，綜合工具可產(chǎn)生兩極“與 或”等式，用 ASIC 將產(chǎn)生一個門電路的列表以及一個網(wǎng)表，用來指定門之間的如何互聯(lián)。設計者可提供一些技術上的約束條件來“幫助”綜合工具，如邏輯層次的最大數(shù)或 所 用邏輯緩沖器的強度。 在擬合步驟，擬合工具將被綜合的原始或元件映射到可得到的器件資源上。對于PLD 或 CPLD，這可能意味著將等式轉(zhuǎn)化為 可行的“與 或”元件。對于 ASIC，它可能意味著以一定模式放置各個門，并找出在 ASIC 模片的物理約束條件，各個門的連接方法，這稱為布局與布線。在這個階段，設計者通?？梢蕴岢鲱~外的約束條件，如模塊在芯片中的布局或外部輸入輸出引腳的分配。 “最后”的步驟是被擬合的電路 的定時驗證 ，只有在這一步，由于邊線長度，電氣負載其他因素引起的時基電路延遲，才以合適的精度進行計算。通常這一步使用了和驗證一樣的測試條件，但這一步它們是按照實際構(gòu)成的電路來運行的。 跟任何其它創(chuàng)造性過程一樣，你可 能會偶爾前進在后退半步（或者更糟）。如圖所示，你可能在編碼時遇到的一些問題，迫使你回頭并重新考慮層次結(jié)構(gòu)，你完全可能遇到編譯或模擬錯誤使你重寫部分代碼。 最痛苦的問題是在設計流程的后端遇到的。例如，若綜合的設計不適于可行的FPGA 或不符合定時的要求，你可能不得不重新考慮整個設計。值得記住的是：出色的工具并不能代替設計之初的細心籌謀。 譯自 佩德羅尼 的 VHDL數(shù)字電路設計教程 35頁