【文章內(nèi)容簡(jiǎn)介】 得多。以基于 EDA 開(kāi)發(fā)技術(shù)的 FPGA 實(shí)現(xiàn)的處理器在超級(jí)計(jì)算機(jī)的設(shè)計(jì)中也將有其一席之地。傳統(tǒng)的超級(jí)計(jì)算機(jī)應(yīng)該是科技世界中的極品，其售價(jià)奇高、速度飛快，它集成了數(shù)以千計(jì)的微處理器。但這種超級(jí)計(jì)算機(jī)也浪費(fèi)了非常多的芯片資源，每個(gè)處理器只能進(jìn)行單任務(wù)操作，大部分功能難以充分發(fā)揮。如果采用 FPGA 來(lái)武裝超級(jí)電腦，在發(fā)揮 FPGA 原有的并行工作的基礎(chǔ)上，利用 FPGA 的可重配置特性，即針對(duì)不同的處理任務(wù)和算法模型，現(xiàn)場(chǎng)配置進(jìn) FPGA 相應(yīng)處理器結(jié)構(gòu)文件，從而使得同一硬件電路結(jié)構(gòu)在不同的時(shí)間段，形成不同的等效硬件結(jié)構(gòu)以效地對(duì)付不同的處理任務(wù)。例如，此超級(jí)計(jì)算機(jī)某一段瞬間可以用于預(yù)報(bào)全球天氣狀況，下一時(shí)間則能用于根據(jù)某一公司的主要利率對(duì)沖情況來(lái)評(píng)估券市場(chǎng)的風(fēng)險(xiǎn)，然后又進(jìn)入基因組合核對(duì)的分析等等。 4 在電路設(shè)計(jì)方面，為幫助設(shè)計(jì)人員應(yīng)對(duì)電路設(shè)計(jì)規(guī)模日益增加以及高速電路廣泛應(yīng)用所帶來(lái)的種種設(shè)計(jì)挑戰(zhàn)， EDA 工具供應(yīng)商不斷改進(jìn)技術(shù)，開(kāi)發(fā)增強(qiáng)功能設(shè)計(jì)工具，以滿足嚴(yán)苛產(chǎn)品設(shè)計(jì)周期和復(fù)雜的電路設(shè)計(jì)要求。 AltiumDesigner 是業(yè)界首例將設(shè)計(jì)流程 、集成化 PCB設(shè)計(jì)、可編程器件設(shè)計(jì)和基于處理器設(shè)計(jì)的嵌入式軟件開(kāi)發(fā)功能整合在一起的產(chǎn)品，可同時(shí)進(jìn)行原理圖、 PCB 和 FPGA 設(shè)計(jì)以及嵌入式設(shè)計(jì)的解決方案，具有將設(shè)計(jì)方案從概念轉(zhuǎn)變?yōu)樽罱K成品所需的全部功能。此次發(fā)布的強(qiáng)大功能包括 :元件的三維 STEP 文件導(dǎo)入 。完整電路板裝配的三維 STEP 導(dǎo)出 。三維陰影和按層顯示對(duì)象顏色 。增強(qiáng)的透明層模式選項(xiàng) 。FPGA 器件電源監(jiān)控 。實(shí)現(xiàn)原理圖 /器件表轉(zhuǎn)換的設(shè)計(jì)重構(gòu)功能 還擁有新增的 FPGA 外設(shè)內(nèi)核 (同時(shí)支持 Open Bus 和原理圖設(shè)計(jì) )、上下文關(guān)聯(lián) C語(yǔ)言幫助、將三維圖片輸入 Windows 剪貼板的功能，以及諸如單位切換、三維原點(diǎn)標(biāo)一記等新增的用戶界面功能。強(qiáng)大的 3D 功能使得電子設(shè)計(jì)與機(jī)械結(jié)構(gòu)設(shè)計(jì)緊密聯(lián)系在一起，大幅提高設(shè)計(jì)效率，縮短產(chǎn)品開(kāi)發(fā)周期。 在汽車(chē)電子方面，汽車(chē)電子標(biāo)準(zhǔn)化工作的進(jìn)展正在為相關(guān)設(shè)計(jì)工具的需求推波助瀾。舉例來(lái)說(shuō)，目前車(chē)內(nèi)電子子系統(tǒng)的數(shù)量已經(jīng)多達(dá) 20 多個(gè)，生產(chǎn)商甚至需要一個(gè)服務(wù)器來(lái)進(jìn)行管理。雖然這種復(fù)雜系統(tǒng)在航空市場(chǎng)已經(jīng)出現(xiàn)了很久，但應(yīng)用太過(guò)專(zhuān)業(yè)和尖端，因而無(wú)法得到大量普及。但現(xiàn)在不同了，許多標(biāo)準(zhǔn)汽車(chē)電子行業(yè)正在陸續(xù)涌現(xiàn)。而飛利浦和 西門(mén)子等大型汽車(chē)電子企業(yè)也在努力推動(dòng)更多的標(biāo)準(zhǔn)化作。” EDA 廠商如果能夠盡快在該領(lǐng)域占領(lǐng)一席之地，無(wú)疑意味著豐厚的回報(bào)。而采用 EDA 系統(tǒng)進(jìn)行設(shè)計(jì)的電子部分一旦成形，許多部分還能夠進(jìn)行復(fù)用。這對(duì)數(shù)量日益增多的汽車(chē)電子企業(yè)和實(shí)力雄厚的整車(chē)企業(yè)來(lái)說(shuō)，無(wú)疑具有很高的吸引力具體而言，在汽車(chē)電子 EDA 需求中，首當(dāng)其沖的便是電纜和線束的排線設(shè)計(jì)。 課題研究的目的和意義 可編程邏輯設(shè)計(jì)是近年來(lái)在電子設(shè)計(jì)領(lǐng)域中出現(xiàn)的一門(mén)新技術(shù) ,它把復(fù)雜的數(shù)字系統(tǒng)轉(zhuǎn)化為用一兩個(gè)可編程邏輯器件即可實(shí)現(xiàn)的“片上”系統(tǒng) 。把系統(tǒng)的更新 換代轉(zhuǎn)化為簡(jiǎn)單的在系統(tǒng)編程設(shè)計(jì) 。把后期的系統(tǒng)調(diào)試轉(zhuǎn)移到設(shè)計(jì)實(shí)現(xiàn)之前在計(jì)算機(jī)上進(jìn)行的時(shí)序仿真 .這種新的技術(shù)將使硬件設(shè)計(jì)向軟件化方向發(fā)展 ,大大簡(jiǎn)化數(shù)字系統(tǒng)的開(kāi)發(fā)過(guò)程 ,使數(shù)字系統(tǒng)不再需要大量不同種類(lèi)的芯片及芯片之間的復(fù)雜連線 ,不再需要一次又一次地調(diào)試硬件電路并反復(fù)修改、制作電路。有效地減少系統(tǒng)體積 ,增加系統(tǒng)的可靠性 ,而且縮短開(kāi)發(fā)周期 ,降低研制成本 .基于 FPGA(Field Programmable Gates Array)的設(shè)計(jì)具有串、并行工作方式和高速、高可靠性、規(guī)模大、設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工 具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定等優(yōu)點(diǎn) ,因而在電子系統(tǒng)中得到廣泛應(yīng)用。本文利用 VHDL 硬件描述語(yǔ)言 ,以及 SOPC嵌入式系統(tǒng)設(shè)計(jì) ,并通過(guò) QuartusⅡ軟件和 Altera公司的 Cyclone系列FPGA 完成了交通燈控制系統(tǒng)的設(shè)計(jì) ,并對(duì)結(jié)果進(jìn)行了模擬仿真。 5 隨著社會(huì)經(jīng)濟(jì)的發(fā)展 ,城市交通問(wèn)題越來(lái)越引起人們的關(guān)注。人、車(chē)、路三者關(guān)系的協(xié)調(diào) ,已成為交通管理部門(mén)需要解決的重要問(wèn)題之一。城市交通控制系統(tǒng)是用于城市交通數(shù)據(jù)監(jiān)測(cè)、交通信號(hào)燈控制與交通疏導(dǎo)的計(jì)算機(jī)綜合管理系統(tǒng) ,它是現(xiàn)代交通監(jiān)管系統(tǒng)的重要組成部分 ,本文 應(yīng)用 FPGA 設(shè)計(jì)實(shí)現(xiàn)交通燈控制功能。 課題研究的主要內(nèi)容 本課題主要研究了 基于 FPGA 的交通燈控制系統(tǒng) 的應(yīng)用，在論文中主要完成了以下工作： 1研究了 VHDL 電路設(shè)計(jì)。 2)研究了 EDA 技術(shù)原理以及其核心芯片 FPGA 的功能及其特點(diǎn)。比較了應(yīng)用 EDA 技術(shù)與單片機(jī)控制技術(shù)在智能交通燈硬件設(shè)計(jì)上的優(yōu)勢(shì)。 3)用 EDA 控制技術(shù)設(shè)計(jì)了系統(tǒng)總體框架結(jié)構(gòu)：時(shí)鐘產(chǎn)生電路模塊、紅綠燈信號(hào)譯碼電路模塊、定時(shí)控制模塊、紅綠燈計(jì)數(shù)時(shí)間模塊。 本論文重點(diǎn)討論了如何將 FPGA 應(yīng)用于交通燈的控制上，以及用 EDA 技術(shù)模擬 十字路口進(jìn)行硬件設(shè)計(jì)與軟件編程。在下面幾章里將論 VHDL 電路設(shè)計(jì)及其運(yùn)用，利用 VHDL 硬件描述語(yǔ)言 ,以及 SOPC 嵌入式系統(tǒng)設(shè)計(jì) ,并通過(guò) QuartusⅡ軟件和 Xilinx 公司的 Xilinx 和 系列 FPGA 完成了交通燈控制系統(tǒng)的設(shè)計(jì) ,并對(duì)結(jié)果進(jìn)行了模擬仿真。 6 2 VHDL 電路理論 硬件描述語(yǔ)言介紹 硬件描述語(yǔ)言（ Hard Description Language,HDL）是一種對(duì)于數(shù)字電路和系統(tǒng)進(jìn)行性能描述和模擬的語(yǔ)言，即利用高級(jí)語(yǔ)言來(lái)描述硬件電路的功能、信號(hào)連接關(guān)系以及器件間的時(shí)序關(guān)系。數(shù)字電路和數(shù)字系統(tǒng)設(shè)計(jì)者利用這種語(yǔ)言來(lái)描述自己的設(shè)計(jì)思想 ,然后利用電子設(shè)計(jì)自動(dòng)化工具進(jìn)行仿真、綜合 ,最后利用專(zhuān)用集成電路或可編程邏輯器件來(lái)實(shí)現(xiàn)其設(shè)計(jì)功能。其設(shè)計(jì)理念是將硬件設(shè)計(jì)軟件化，即采用軟件的方式來(lái)描述硬件電路。 傳統(tǒng)的數(shù)字電路設(shè)計(jì)方法，需要在整個(gè)產(chǎn)品設(shè)計(jì)完成之后，才能進(jìn)行產(chǎn)品測(cè)試和設(shè)計(jì)和設(shè)計(jì)的驗(yàn)證，因此一旦設(shè)計(jì)出現(xiàn)問(wèn)題，需要在設(shè)計(jì)流程的最后才能發(fā)現(xiàn)并進(jìn)行修改，直到 設(shè)計(jì)的產(chǎn)品完全符合設(shè)計(jì)要求。而采用硬件描述語(yǔ)言，可以在數(shù)字系統(tǒng)的設(shè)計(jì)階段對(duì)系統(tǒng)性能進(jìn)行描述和模擬仿真，可以在設(shè)計(jì)初期發(fā)現(xiàn)和修改絕大多數(shù)錯(cuò)誤，這樣縮短了硬件開(kāi)發(fā)的時(shí)間，減少了硬件設(shè)計(jì)的成本，因此這種被稱為高層次設(shè)計(jì)的方法目前已經(jīng)得到了廣泛的應(yīng)用。 硬件描述語(yǔ)言自 20世紀(jì) 70 年代在學(xué)術(shù)界開(kāi)始使用，發(fā)展自今，已有 30 年的歷史。但是最初由于各個(gè) EDA 公司均開(kāi)發(fā)支持自己公司的硬件描述語(yǔ)言，導(dǎo)致硬件描述語(yǔ)言產(chǎn)品 很多，互相之間不能同用，語(yǔ)言本身的性能也不夠完善，影響了這種設(shè)計(jì)工具的推廣。直到 20世紀(jì) 80 年代，標(biāo)準(zhǔn)化的 硬件描述語(yǔ)言開(kāi)始研究和應(yīng)用， VHDL 和 Verilog HDL 兩種硬件描述語(yǔ)言先后成為 IEEE 的標(biāo)準(zhǔn)，采用硬件語(yǔ)言描述的設(shè)計(jì)方法才能得到了廣泛的應(yīng)用 ]5[ 。 與傳統(tǒng)的原理圖設(shè)計(jì)方法相比較，硬件描述語(yǔ)言能更有效表示硬件電路的特性，具有更多優(yōu)點(diǎn)。 （ 1） 用硬件描述語(yǔ)言（ HDL）設(shè)計(jì)電路嫩能夠獲得非常抽象的描述，設(shè)計(jì)與具體的硬件電路無(wú)關(guān)。對(duì)設(shè)計(jì)者而言，在高抽象層 次進(jìn)行系統(tǒng)設(shè)計(jì)，可以將精力主要集中在系統(tǒng)級(jí)問(wèn)題上，而不必關(guān)心低層次結(jié)構(gòu)設(shè)計(jì)或制造工藝等的細(xì)節(jié)問(wèn)題，這樣可以節(jié)省開(kāi)發(fā)時(shí)間和成本。比如設(shè)計(jì)者不用選擇通用芯片就能寫(xiě)出電路的算法級(jí)描述，不用選擇特定的制造工藝就能寫(xiě)出電路的寄存器傳輸級(jí)（ Register Transfer Ｌｅｖｅ r， RTL）描述，邏輯綜合工具能自動(dòng)將算法級(jí)描述轉(zhuǎn)換成 RTL 描述轉(zhuǎn)換成任何一種制造工藝。 （ 2） 用硬件描述語(yǔ)言 (HDL)描述電路設(shè)計(jì)，在設(shè)計(jì)的前期就可以利用仿真工具完成電路功能級(jí)的驗(yàn)證和基于某種指定的可編程邏輯器件的時(shí)序驗(yàn)證。由于設(shè)計(jì)者工作在 RTL 級(jí)，他們可以不斷修改和優(yōu)化 RTL描述，直到設(shè)計(jì)系統(tǒng)能夠滿足所需要的功能和指標(biāo)，這樣能夠發(fā)現(xiàn)并改進(jìn)設(shè)計(jì)中絕大部分的錯(cuò)誤，在設(shè)計(jì)的后期門(mén)級(jí)網(wǎng)表及物理版圖中出現(xiàn)功能性錯(cuò)誤的 概率非常小，可以非常有效地縮短產(chǎn)品的開(kāi)發(fā)周期。 7 （ 3） 用硬件描述語(yǔ)言（ HDL）設(shè)計(jì)電路，類(lèi)似于計(jì)算機(jī)編程。以注釋的硬件描述語(yǔ)言程序可以非常方便地進(jìn)行數(shù)字電路和數(shù)字系統(tǒng)的開(kāi)發(fā)和調(diào)試。 （ 4） 用硬件描述語(yǔ)言（ HDL）設(shè)計(jì)電路，使電路具有很好的易讀性，便于理解。在大型的復(fù)雜電路系統(tǒng)設(shè)計(jì)中，采用門(mén)級(jí)原理圖進(jìn)行的設(shè)計(jì)幾乎是不可理解的。 功能強(qiáng)大的邏輯綜合 工具把硬件描述語(yǔ)言 (HDL)推到了數(shù)字電路設(shè)計(jì)的最前沿，設(shè)計(jì)者不需要使用手工放置通用數(shù)字芯片的辦法“搭建”數(shù)字電路。由于使用 HDL，設(shè)計(jì)者能夠?qū)⒕ν度氲较到y(tǒng)上，更好地從功能、行為和算法上表述自己的設(shè)計(jì)，并加上詳細(xì)的注解，便于設(shè)計(jì)的移植和在開(kāi)發(fā)。 VHDL 語(yǔ)言的發(fā)展與特點(diǎn) HDL 是硬件描述語(yǔ)言 (Hardware Description Language)的縮寫(xiě)。 HDL 巳有多種，但最流行和通用的只有 Verilog HDL 和 VHDL 兩種。 Verilog HDL 起源于 1983年的 GDA (Gateway Design Automation)，而 VHDL 出現(xiàn)較晚，最初是由美國(guó)國(guó)防高級(jí)研究計(jì)劃局 (DARPA)創(chuàng)立的。 Verilog HDL 是在應(yīng)用最為廣泛的 C 語(yǔ)言基礎(chǔ)上發(fā)展起來(lái)的一種硬件描述語(yǔ)言，它是由 GDA 公司的 Phil Moorby 于 1983年創(chuàng)建的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開(kāi)發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。 1985年 Moorby 推出了它的第三個(gè)商用仿真器 VerilogXL，獲得了巨大成功，從而使 venl。 g DL 得到迅速的推／一和應(yīng)用。 1989年 CADENCE 公司收購(gòu)了 GDA 公司， 使 Verilog HDL 成為該公司的獨(dú)家專(zhuān)利。1990年 CADENCE 公司公開(kāi)發(fā)表了 Verilog HDL，并成立 OVI(0pen Verilog International)組織以促進(jìn) Verilog HDL 語(yǔ)言的發(fā)展。 1995年 Verilog HDL 成為 IEEE 標(biāo)準(zhǔn)，即 IEEE Standard 1364— 1995。 VHDL 是 Very High Speed Integrated Circuit HDL 的縮寫(xiě)。VHDL 是在 ADA 語(yǔ)言基礎(chǔ)上發(fā)展起來(lái)的。盡管 VHDL 得到美國(guó)國(guó)防部的支持，并于 1987年就成為 IEEE 標(biāo)準(zhǔn) (IEEE Stansard l076— 1987)，但出于 ADA 語(yǔ)言的使用者遠(yuǎn)遠(yuǎn)少于 C語(yǔ)言，它的普及程度也就遠(yuǎn)遠(yuǎn)落后于 Verilog HDL。 Verilog HDL 簡(jiǎn)單而優(yōu)美。描述硬件單元的結(jié)構(gòu)簡(jiǎn)單且易讀。相比較而言， VHDL 的描述長(zhǎng)度是 Verilog HDL 的兩倍。 設(shè)計(jì)者只要學(xué)會(huì) vonlog 一門(mén)語(yǔ)言 ,就可以應(yīng)付邏輯設(shè)計(jì)中所有方面的事情。例如，在設(shè)計(jì)仿真中，所需要的功能模塊 ,層級(jí)結(jié)構(gòu)、測(cè)試向量以及人機(jī)交換等都可以用 Verilog 來(lái)實(shí)現(xiàn)。 Verilog HDL 不僅簡(jiǎn)單、規(guī)范，而且容易學(xué)習(xí) 和掌握。它非常類(lèi)似于 C 語(yǔ)言編程。因?yàn)?C語(yǔ)言是一種應(yīng)用最廣泛的編程語(yǔ)言，絕大部分設(shè)計(jì)者都熟悉 C 語(yǔ)言，所以學(xué)習(xí) Verilog 也就容易多了。 在美國(guó)的許多著名高校如斯坦福大學(xué)、南加州大學(xué)等，都將 Verilog HDL作為主要授課內(nèi)容，這與我國(guó)高校多偏重 VHDL 語(yǔ)言教學(xué)的現(xiàn)實(shí)形成了明顯反差。原因是 Verilog HDL 原先是公司的私有財(cái)產(chǎn)，比 VHDL 標(biāo)準(zhǔn)化晚。而作為國(guó)際標(biāo)準(zhǔn)，必須要放棄專(zhuān)利 ]11[ 。 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)與其他硬件描述語(yǔ) 言相比， VHDL 具有以下特點(diǎn)： 功能強(qiáng)大、設(shè)計(jì)靈活。 VHDL 具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來(lái)描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。 VHDL 支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)，這是其他硬件描述語(yǔ)言雖不能比擬的。 VHDL 還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。 8 支持廣泛、易于修改。由于 VHDL 已經(jīng)成為 IEEE 標(biāo)準(zhǔn)所規(guī)范的硬件描述語(yǔ)言，目前大多數(shù) EDA 工具幾乎都支持 VHDL，這為 VHDL 的 進(jìn)一步推廣和廣泛應(yīng)用奠定了基礎(chǔ)。在硬件電路設(shè)計(jì)過(guò)程中，主要的設(shè)計(jì)文件是用 VHDL 編寫(xiě)的源代碼，因?yàn)?VHDL 易讀和結(jié)構(gòu)化，所以易于修改設(shè)計(jì)。 強(qiáng)大的系統(tǒng)硬件描述能力。 VHDL 具有多層次的設(shè)計(jì)描述功能，既可以描述系統(tǒng)級(jí)電路，又可以描述門(mén)級(jí)電路。而描述既可以采用行為描述、寄存器傳輸描述或結(jié)構(gòu)描述，也可以采用三者混合的混合級(jí)描述。另外， VHDL 支持慣性延遲和傳輸延遲，還可以準(zhǔn)確地建立硬件電路模型。 VHDL 支持預(yù)定義的和自定義的數(shù)據(jù)類(lèi)型，給硬件描述帶來(lái)較大的自由度，使設(shè)計(jì)人員能夠方便地創(chuàng)建高層次的系統(tǒng)模型。 獨(dú)立于器件的設(shè)計(jì)、與工藝無(wú)關(guān)。設(shè)計(jì)人員用 VHDL 進(jìn)行設(shè)計(jì)時(shí)，不需要首先考慮選擇完成設(shè)計(jì)的器件，就可以集中精力進(jìn)行設(shè)計(jì)的優(yōu)化。當(dāng)設(shè)計(jì)描述完成后，可以用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)其功能。 很強(qiáng)的移植能力。 VHDL 是一種標(biāo)準(zhǔn)化的硬件描述語(yǔ)言，同一