【文章內(nèi)容簡(jiǎn)介】 干擾，假設(shè)系統(tǒng)可以良好的同步，令 Ts分別等于 、 、 1us，這樣對(duì)應(yīng)的系統(tǒng)信息速率分別為 100 Mbps、 50 Mbps、 20 Mbps、 10 Mbps，取 100 000個(gè)數(shù)據(jù)點(diǎn)，得到系統(tǒng)的誤碼率與信號(hào)噪聲平均功率比的關(guān)系如圖 6所示．從圖中可以看出，系統(tǒng)具有較低的誤碼率，隨著信息速率的提高，誤碼率逐步上升．系統(tǒng)之所以可以達(dá)到較高的通信速率，主要是因?yàn)槌瑢拵Щ煦巛d波具有很大的帶寬，再者寬帶也增加了系統(tǒng)的保密性． 結(jié)束語(yǔ) 通過(guò)驅(qū)動(dòng)響應(yīng)的辦法，使用結(jié)構(gòu)簡(jiǎn)單的三級(jí)級(jí)聯(lián) Colpitts振蕩電路產(chǎn)生了超寬帶混沌信號(hào)，并利用它構(gòu)造了多混沌載波超寬帶系統(tǒng)，該系統(tǒng)具備很好保密性和抗截獲特點(diǎn)，能夠達(dá)到較高的通信速率和理想的誤碼率，具有很好的 應(yīng)用 第 3 章 低壓 低噪 聲 高線性度的 LNA 電路設(shè)計(jì) 在本章節(jié)中，將會(huì)設(shè)計(jì)一個(gè)單端電路和一個(gè)差分電路。為了在滿足低噪聲的 12 前提下，實(shí)現(xiàn)高線性度，本章將會(huì)提出一個(gè)技術(shù)來(lái)提高電路的線性特性。在這里必須提出一個(gè)很重要的概念，在射頻電路的設(shè)計(jì)中，低噪聲放大器（或者是其他前級(jí)電路）的電壓增益是不能太高的射頻放大器的增益一般在 10dB到 20dB之間。10dB 增益相當(dāng)于將信號(hào)放大 倍， 20dB 相當(dāng)于將信號(hào)放大 10 倍。如果低噪聲放大器放大倍數(shù)過(guò)大，其輸出信號(hào)太大，下一級(jí)混頻器就會(huì)出現(xiàn)嚴(yán)重的失真問(wèn)題；如果低噪聲放大器的線性度過(guò)小，輸入信號(hào)過(guò)大，低 噪聲放大器就會(huì)輸出一個(gè)失真的信號(hào)。當(dāng)一個(gè)射頻信號(hào)較小時(shí)，就要求低噪聲放大有一個(gè)很好的噪聲特性，當(dāng)射頻信號(hào)較大時(shí)，就要求低噪聲放大器有一個(gè)較好的線性度。如果接收機(jī)所處的環(huán)境的信號(hào)強(qiáng)度在不同的時(shí)間或者不同的地點(diǎn)相差一個(gè)較大的量，則需要一個(gè)可控增益的低噪聲放大器?？煽卦鲆娴驮肼暦糯笃鞑辉诒疚牡难芯糠秶鷥?nèi)，因此不作詳細(xì)論述。 在本章節(jié)中將會(huì)設(shè)計(jì)一個(gè)參數(shù)設(shè)計(jì)靈活的低噪聲差分電路，和一個(gè)高線性度的單端低噪聲放大器。 工藝庫(kù)的元器件 在集成電路的設(shè)計(jì)中，特別是射頻電路的設(shè)計(jì)中，電路中使用的元器件都是有很多特定的 要求的。在射頻晶體管中，只能使用幾種規(guī)格的 MOS 管，不同的晶體管有不同的特性，都會(huì)影響到電路設(shè)計(jì)的噪聲特性。并且晶體管的尺寸也不是連續(xù)的，因而實(shí)現(xiàn)最小噪聲的晶體管寬度只能使用接近理論計(jì)算得到的尺寸。電路中使用的電感和電容，占用大量的版圖面積，在設(shè)計(jì)的過(guò)程中應(yīng)該盡量避免電感電容的使用。在設(shè)計(jì)的過(guò)程中，問(wèn)題最大的是電感值的確定，因?yàn)槊績(jī)煞N規(guī)格的電感值都相差一個(gè)比較大的量，為了滿足設(shè)計(jì)要求，在某些情況下，就不得不改變晶體管的尺寸來(lái)實(shí)現(xiàn)其他的設(shè)計(jì)要求。 差分 cascode 電路 差分電路的設(shè)計(jì) 在射頻集成電路的設(shè)計(jì)中，只能選擇額定參數(shù)的元器件，這為電路的設(shè)計(jì)帶來(lái)了很多不必要的麻煩。因此使用了一種差分電路來(lái)解決這個(gè)問(wèn)題。如圖 31。 13 baisv1baisv 1baisv?inv ?inv?outv ?outvM 1M 2M 3 M 4M 5 M 61sL 2sL1gL 2gL 圖 31 共源級(jí)電路交叉結(jié)構(gòu) 為了分析這個(gè)電路在器件參數(shù)選擇上帶來(lái)的好處，將圖 31 簡(jiǎn)化為圖 32。 ?inv ?invM 1M 2M 3 M 41sL 2sL1gL 2gL 圖 32 共源級(jí)電路交叉結(jié)構(gòu)圖 設(shè) M M2 管的參數(shù)相同， M M4 管的參數(shù)相同； M M2 的跨導(dǎo)為 0mg ，M M4 的跨導(dǎo)為 1mg ； M M2 的柵源電容為 0gsC ， M M4 的柵源電容為 1gsC 。則差分電路的輸入阻抗可以表示為： ? ? ? ?? ? ? ?10101010101011gsgsmmsgsgssggsgsmmssgsgsginCCggLCCsLLsCCsggsLsLCCssLZ???????????????? () 在調(diào)節(jié)參數(shù)的過(guò)程中，為了實(shí)現(xiàn)噪聲和輸入同時(shí)匹配，輸入阻抗的實(shí)部必須為信號(hào)源內(nèi)阻（ 50Ω）。由上式可知，阻抗實(shí)部由上式最后一項(xiàng)提供。為了實(shí)現(xiàn)系統(tǒng)的最小噪聲，主放大管 M M2 的寬長(zhǎng)比不能 改變，當(dāng)源極電感只能取到某一個(gè)值時(shí)，而且偏離理想值不是很大時(shí)，可以通過(guò)調(diào)節(jié) M M4 的寬長(zhǎng)比來(lái)實(shí)現(xiàn)輸入阻抗實(shí)部的匹配。然后再調(diào)節(jié) Lg 以達(dá)到最佳匹配。 14 這種電路結(jié)構(gòu)的噪聲比傳統(tǒng)電路結(jié)構(gòu)稍大，但其它指標(biāo)都沒(méi)有惡化。本節(jié)使用的電路結(jié)構(gòu)，如圖 33。 圖 33 本文使用的差分結(jié)構(gòu) 差分電路的電路級(jí)仿真 使用 Cadence Spectre RF 工具仿真結(jié)果如下。 15 圖 34 差分電路 S 參數(shù)仿真 圖 35 噪聲仿真結(jié)果圖 圖 36 1dB 壓縮 點(diǎn) 圖 37 三階交調(diào)點(diǎn) IIP3 16 圖 34 的 S11 達(dá)到 ，說(shuō)明電路具有很好的輸入匹配，而輸出匹配不是很理想，只有 。該電路的增益由 S21 給出，增益較高，達(dá)到 。在輸入端得到很好的匹配時(shí)，圖 35 的噪聲曲線說(shuō)明了在 ，系統(tǒng)噪聲接近最低噪聲，這說(shuō)明了在引入兩個(gè)輔助管后，差分電路仍然可以實(shí)現(xiàn) SNIM（噪聲匹配和輸入匹配同時(shí)實(shí)現(xiàn)）技術(shù)。差分電路沒(méi)有經(jīng)過(guò)線性度的優(yōu)化，所以保持在一個(gè)較低的值， 1dB 壓縮點(diǎn)為 ，三階交調(diào)輸入點(diǎn)為 。該 電路的工作電壓為 ，消耗的功率為 。 單端 cascode 電路 單端電路的設(shè)計(jì) 本文使用了三種設(shè)計(jì)技術(shù)，一是輸入和噪聲同時(shí)匹配的設(shè)計(jì)技術(shù)，這一在上述的章節(jié)中提出來(lái)并得到了理論的計(jì)算。在這將會(huì)介紹第二種技術(shù)和第三種技術(shù)，即低電壓設(shè)計(jì)和高線性度的設(shè)計(jì)。 共源共柵電路結(jié)構(gòu)是一個(gè)得到了廣泛應(yīng)用的電路結(jié)構(gòu)。使用 CSM025RF 工藝庫(kù)，其特征尺寸為 ，使用經(jīng)典共源共柵結(jié)構(gòu)是很難滿足低電壓設(shè)計(jì)的要求。在本文的題目要求中，電源電壓的要求是不大于 。而在這，將會(huì)使用一種 電路，這種電路可以大大地降低電源電壓。本文所提出的電路結(jié)構(gòu)如圖 38 所示。該電路中使用了 1V 的電源電壓。 圖 38 本文使用的低電壓共源共柵電路結(jié)構(gòu) 由圖 38 可知， M M2 管的源漏分別通過(guò)電感接入地和電源電壓，可以保證兩個(gè)晶體管都能工作在飽和區(qū)。經(jīng)典的共源共柵電路為了保證電路中的晶體管都能工作在飽和區(qū)，電路的電源電壓一般都要設(shè)置在一個(gè)比較高的值，這將會(huì)增加電路的功耗，隨著工藝技術(shù)和數(shù)字芯片的不斷發(fā)展，要求電路工作在一個(gè)很低 17 的電壓之下。傳統(tǒng)的共源共柵電路將不能滿足這樣的設(shè)計(jì)要求。而且在同一個(gè)系統(tǒng)電 路中使用雙電源，增加了電路的設(shè)計(jì)規(guī)模、設(shè)計(jì)難度，也增加了成本。本文使用的電路結(jié)構(gòu)，將會(huì)在很大程度上降低電路的工作電壓。在本設(shè)計(jì)中使用的電源電壓為 1V。 為了實(shí)現(xiàn)高線性度設(shè)計(jì)，通常需要改變電路的結(jié)構(gòu)。但是從三階交調(diào)或者 1dB壓縮點(diǎn)的表達(dá)式，可以看到線性度和31aa 有關(guān)。如果能夠提高31aa 這個(gè)比值，線性度將會(huì)得到提高。通過(guò)實(shí)驗(yàn)證明了偏置電壓的不同，輸出端電流的頻率特性也不一樣。在這里 1a 是 一階頻率項(xiàng)（ ）， 3 a 是三階頻率項(xiàng)（ ）。圖 39 所示是一個(gè)用于仿真 NMOS 最佳偏置電壓的仿真電路圖，這個(gè)電路圖是圖 38 一部分，唯一不同的是在輸入端掃描了輸入偏置電壓，在輸出端進(jìn)行了頻率分析。 圖 39 NMOS 線性度驗(yàn)證實(shí)驗(yàn)電路截圖 圖 310 NMOS 線性度驗(yàn)證實(shí)驗(yàn)仿真曲線 18 圖 310 中，“ powin”是輸入端的偏置電壓，它的掃描范圍為 ~1V。第一條曲線為輸出端電壓的一階頻率項(xiàng)，第二條曲線為三階頻率項(xiàng)，第三條曲線為31aa 。從圖 310 中，可以知道，在偏置電壓為 565mV 時(shí)，31aa 的比值最大。 圖 311 是一個(gè)用于仿真 PMOS 最佳偏置電壓的仿真電路圖。圖 312 為仿真曲線。 圖 311 PNMOS 線性度驗(yàn)證實(shí)驗(yàn)電路截圖 圖 312 PMOS 線性度驗(yàn)證實(shí)驗(yàn)仿真曲線 從圖 312 中， VDC 是偏置電壓 gsV ，當(dāng) VDC= 時(shí) PMOS 的線性度最優(yōu)化。為了簡(jiǎn)化電路結(jié)構(gòu)， PMOS 的偏置電壓取 1V。 19 從圖 310 和圖 312 可以知道， NMOS 的偏置電壓在 550mV 到 600mV 的范圍內(nèi)，31aa 仍然保持在一個(gè)很高的值。在設(shè)計(jì)的過(guò)程中令 PMOS 偏置電壓為 1V，對(duì) NMOS 偏置電壓為 550mV、 580mV 和 600mV 各個(gè)電路參數(shù)進(jìn)行了仿真。得出的結(jié)果表明，在偏置電壓為 550mV 時(shí)，電路的線性度得到了很大的提高，可是由于偏置電壓過(guò)低，第一級(jí)放大電路的跨導(dǎo)過(guò)小，造成電路的總體增益較低。這三組的仿真參數(shù)如表 32 所示。 表 31 550mV、 580mV、 600mV 的 電路仿真結(jié)果 參數(shù) 550mV 580mV 600mV S11(dB) S12(dB) S22(dB) S2 Gain(dB) NF(dB) Fmin(dB) 1dB(dBm) IIP3(dBm) 工作電壓 (V) 1 1 1 功耗 (mW) 單端電路的電路級(jí)仿真 通過(guò)上述的實(shí)驗(yàn)，可以知道，在本文使用來(lái)的技術(shù)中，增益和線性度成為了最主要的矛盾。為了平衡噪聲、增益、線性度，最后選擇了 NMOS 偏置電壓為580mV 和 PMOS 管偏置電壓為 1V 的電路參數(shù)。仿真結(jié)果如圖 313 到 316。 20 圖 313 單端電路 S 參數(shù)仿真 電路的性能仿真是在 Cadence 環(huán)境下應(yīng)用 SpectreRF 仿真器得到的。低噪聲放大器的輸入輸出匹配情況、電路增益、電路隔離度都可以由 S 參數(shù)仿真得到。如圖 313。從 S21 的曲線圖還可以知道，本設(shè)計(jì)的電路的帶寬較高， 3dB 帶寬約為300M；在 ，達(dá)到 （約 倍）；輸入輸出在 處得到很好的匹配，分別為 和 ；隔離度為。 圖 314 單端電路 Fmin 和 NF 圖 314 是電路的噪聲仿真結(jié)果圖，由仿真圖 可以知道，電路的最小噪聲是隨著電路的工作頻率的增加而提高的，這就說(shuō)明了設(shè)計(jì)一個(gè)頻率越高的射頻電路難 21 度越高。從電路的噪聲曲線可以知道，在本文研究的 頻率點(diǎn)處，電路的噪聲達(dá)到最低，噪聲達(dá)到最低的頻率點(diǎn)又是輸入匹配到最好的點(diǎn)，這就說(shuō)明了本文的電路結(jié)構(gòu)實(shí)現(xiàn)了噪聲和輸入同時(shí)匹配的技術(shù)要求。系統(tǒng)的噪聲系數(shù)為，比最小噪聲大不到 。 圖 315 單端電路 1dB 壓縮點(diǎn)（ 即輸入電壓約為 177。 71mV） 圖 316 單端電路三階交調(diào)點(diǎn)（ 即輸入電壓 為 177。 338mV） 從圖 315 和圖 316 可以看到，電路的 1dB 壓縮點(diǎn)達(dá)到了 ，比普通的應(yīng)用技術(shù) 20dBm高約 7dBm。這大大提高了電路的線性度。雖然 1dBm壓縮點(diǎn)比偏置電壓為 550mV 時(shí)低 4dBm。但是這個(gè)電路參數(shù)的三階交調(diào)點(diǎn)為 ，僅比 550mV 偏置電壓電路的 小不到 。最后選定的電路的噪聲和增益都比 550mV 偏置電壓下的電路好。（在 50Ω匹配下， 0dBm的輸入電壓范圍約為 177。 316mV， 13dBm的輸入電壓范圍約為 177。 ， 40dBm的輸入電壓范 22 圍約為 177。 。） 單端電路的版圖設(shè)計(jì)、提取及后模擬 在 RF IC 的設(shè)計(jì)中，版圖的設(shè)計(jì)是十分重要的。 LNA 的版圖設(shè)計(jì)，要從減小寄生、隔離干擾等方面進(jìn)行。在射頻電路中，電感占用了很大部分的電路面積，因此為了減小芯片面積，在版圖的設(shè)計(jì)中，需要合理的放置電感的位置和方向。版圖的設(shè)計(jì)必須滿足工藝庫(kù)的設(shè)計(jì)規(guī)則要求，需要進(jìn)行 DRC，即設(shè)計(jì)規(guī)則檢查。設(shè)計(jì)規(guī)則沒(méi)有錯(cuò)誤后即可進(jìn)行版圖提取和 LVS（即電路圖、版圖一致性檢查）。LVS 通過(guò)后，就可以進(jìn)行電路的后模擬仿真。本文的單端電路的版圖截圖如圖317。 圖 317 單端電路的版圖截圖 從圖 317 可以看到，電感占據(jù)了整個(gè)芯片的大部分面積。為了減小電路的版圖面積，在模擬電路設(shè)計(jì)中，應(yīng)該盡量減小電路中電感的使用個(gè)數(shù)。這是和數(shù)字電路的減小版圖面積一個(gè)很重要的區(qū)別。 23 圖 318 版圖提取截圖 對(duì)圖 317 的版圖進(jìn)行版圖提取，就可以得到圖 318 的結(jié)果。版圖面積約為400um*500um。 前面的電路級(jí)仿真、版圖設(shè)計(jì)、 DRC、版圖提取都是為最后的后模擬作準(zhǔn)備的。后模擬更能反映我們所設(shè)計(jì)的芯片接近現(xiàn)實(shí)的特性曲線。圖 319 是本文的單端電路的后模擬仿真電路圖。 圖 319 后模擬仿真電路圖 24 圖 320 后模擬 S 參數(shù)結(jié)果圖 比較圖 320 和圖 313，可以看出電路級(jí)仿真和后模擬的仿真結(jié)果有所區(qū)別，但是相差不大。參數(shù)的惡化小于 。后模擬電路仍然保持了很高的增益和良好的匹配。 圖 321 后模擬噪聲仿真圖 圖 322 后模擬 1dB 壓縮點(diǎn) 25 323 后模擬三階交調(diào)點(diǎn) 從圖 3