【文章內(nèi)容簡(jiǎn)介】 址，只不過這個(gè)地址不能任意選擇，而是連續(xù)的 [14]。 IDT7206 在系統(tǒng)中的應(yīng)用 圖 FIFO 緩存電路 中北大學(xué)信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 17 頁 共 43 頁 IDT7206 是一種先進(jìn)先出的雙端口數(shù)據(jù)緩存器。該器件使用一個(gè)滿標(biāo)志（ FF）和一個(gè)空標(biāo)志（ EF）來檢測(cè)其存儲(chǔ)狀態(tài)，通過 W 引腳和 R 引腳來控制數(shù)據(jù)的存儲(chǔ)和讀取。該設(shè)備提供了 9位寬度的數(shù)據(jù)存儲(chǔ)輸入輸出和一個(gè)控制作為用戶的選擇校驗(yàn)位。其時(shí)序如圖所示。 圖 IDT7206 時(shí)序圖 復(fù)位（ RS）：當(dāng) RS輸入為低電平時(shí)器件開始復(fù) 位，其內(nèi)部讀和寫都將回到初始位置且 RS 上升沿來臨之前讀信號(hào)和寫信號(hào)都將保持高電平。上電后必須先復(fù)位，然后才能進(jìn)行寫操作。 寫允許（ W）：一個(gè)寫周期開始于滿標(biāo)志（ FF）為高且寫信號(hào)的下降沿來臨時(shí)，數(shù)據(jù)建立和保持時(shí)間必須堅(jiān)持到寫寫信號(hào)的上升沿。數(shù)據(jù)存儲(chǔ)在 RAM 陣列。如果存儲(chǔ)量達(dá)到內(nèi)存的一半，則在下一寫操作的下降沿來臨時(shí)，半滿標(biāo)志（ HF）將被置為低，并會(huì)一直為低直到寫指針與讀取指針之差小于或等于 1或設(shè)備的存儲(chǔ)量是總內(nèi)存的一半。半滿標(biāo)志（ HF）由讀操作的上升沿重置。為了防止數(shù)據(jù)溢出，最后一個(gè)寫信號(hào)來臨時(shí)滿標(biāo)志（ FF）將置低，它會(huì)抑制寫信號(hào)的寫入操作。當(dāng)一個(gè)有效的讀操作完成后，滿標(biāo)志會(huì)在 tRFF（ R變高到 FF變高的時(shí)間）后變高，使寫重新有效。當(dāng) FIFO 已滿，內(nèi)部寫指針被鎖，外部變化將不會(huì)影響 FIFO 寫。 讀允許（ R）：當(dāng) E引腳為高時(shí)，一個(gè)讀周期開始于 R 信號(hào)的下降沿。任何數(shù)據(jù)的讀取發(fā)生在先進(jìn)先出的基礎(chǔ)上的持續(xù)的寫操作。 R 引腳變高，數(shù)據(jù)輸出端（ Q8～Q0）將返回到一個(gè)高阻抗?fàn)顟B(tài)直到下一次讀操作開始。當(dāng)所有的數(shù)據(jù)已經(jīng)從 FIFO的讀取完，空標(biāo)志（ E）將變低， 這時(shí)如果有寫操作一次， E 將變高且 tWEF 后讀 中北大學(xué)信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 18 頁 共 43 頁 允許有效。當(dāng) FIFO 為空 后，內(nèi)部讀指針被鎖，外部變化將不會(huì)影響 FIFO 的讀。 數(shù)據(jù)輸入和輸出端均只使用前 8 位（ Q0～ Q D0～ D7）；讀允許信號(hào) R 由另外一個(gè)系統(tǒng)的控制信號(hào)提供；寫允許信號(hào) W 由 FPGA 輸入，當(dāng) W 為低時(shí)，將轉(zhuǎn)換后的數(shù)據(jù)存入 IDT7206；復(fù)位信號(hào) RS 由 FPGA 控制，當(dāng) RS 輸入為低電平時(shí)器件開始復(fù)位，其內(nèi)部讀和寫都將回到初始位置且 RS 上升沿來臨之前讀信號(hào)和寫信號(hào)都將保持高電平。 FPGA 控制模塊 FPGA 通過 I/O 口輸出的數(shù)字信號(hào)實(shí)現(xiàn)對(duì) A/D 轉(zhuǎn)換器、模擬多路開關(guān)和 FIFO 的控制。其原理圖如下所示： 圖 FPGA 控制模塊電路 A/D 的控制： 中北大學(xué)信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 19 頁 共 43 頁 FPGA 輸出的 RESET 信號(hào)控制 A/D 的復(fù)位（低電平復(fù)位，設(shè)計(jì)中的 RESET 一直為高電平）、 CS 信號(hào)控制 A/D 的選通（低電平選通，設(shè)計(jì)中的 CS一直有效）、 RD 信號(hào)實(shí)現(xiàn)對(duì) A/D 轉(zhuǎn)換后的數(shù)字信號(hào)的讀（低電平有效）、 BYTE 信號(hào)控制 A/D 轉(zhuǎn)換后的輸出方式（本設(shè)計(jì)中 BYTE 信號(hào)一直為低，即 A/D 的輸出形式為 16 位并行輸出）。 開關(guān)的控制： FPGA 通過輸出的使能信號(hào) EN 和地址控制信號(hào) A 來控制開關(guān)的選通即通路的選擇。 FIFO 的控制： FPGA 通過輸出的 W 信號(hào)來控制 FIFO的存儲(chǔ)，當(dāng) W信號(hào)為低電平時(shí)，將數(shù)據(jù)寫入 FIFO。 USB 接口設(shè)計(jì)模塊 CY7C68013 有 3 種接口工作模式。根據(jù)系統(tǒng)構(gòu)成和實(shí)際要求，我們選用 GPIF模式的數(shù)據(jù)傳輸方案，只要輸出信號(hào)和就緒信號(hào)作相應(yīng)的組合，就可以實(shí)現(xiàn)多種復(fù)雜的控制時(shí)序。 圖 USB模塊電路 中北大學(xué)信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 20 頁 共 43 頁 在本系統(tǒng)中 CY7C68013 與 FPGA 連接用到的 I， 0包括八位 GPIF 數(shù)據(jù)接口，兩根控制線 USBCTRl／ 2，一根狀態(tài)線 USBSO。一根讀信號(hào)線 USBRD，實(shí)現(xiàn)上位機(jī)對(duì) n鵠 h 的無效塊檢測(cè)和讀取操作。上位機(jī)通過 USB 發(fā)出無效塊檢測(cè)命 令， CY7C68013接收到此命令后．通過 USBC， IRl， 2 通知 FPGA， FPGA 接收到該命令后開始進(jìn)行操作。同樣上位機(jī)發(fā)出數(shù)據(jù)讀出命令， CY7C68013 接收到此命令后。通過 USBCTRl／ 2通知 FPGA 進(jìn)行操作。 采用 FPGA 作為主控制器對(duì) FLASH 進(jìn)行操作，系統(tǒng)與主機(jī)之間采用 USB2． 0 接口芯片 CY7C68013 實(shí)現(xiàn)通信。要求選擇存儲(chǔ)容量大、數(shù)據(jù)可靠性高的存儲(chǔ)器件。Flash 由于其具有非易失性、電可擦除性、可重復(fù)編程以及高密度、低功耗等特點(diǎn)，而被廣泛應(yīng)用于數(shù)據(jù)采集系統(tǒng)中。 USB2． 0 接口模塊為 FPGA 與上位機(jī)通信模塊，完成上位機(jī)控制命令與 Flash 存儲(chǔ)數(shù)據(jù)的傳送。 FPGA 采用 Xilinx 公司 Spartan2系列 XC2S100，作為一個(gè)對(duì) Flash 操作的主控設(shè)備。完成 Flash 模塊的讀／寫／擦操作和無效塊檢測(cè)功能 [15]。 其他硬件電路 系統(tǒng)除了上述主要的電路之外，還有幾種比較重要的外圍電路，主要有給系統(tǒng)供電的電源電路、 FPGA 配置電路和時(shí)鐘電路等。 供電電路 本設(shè)計(jì)中所有芯片的工作電源均來至電源轉(zhuǎn)換芯片 TPS70358 的輸出 ,所有電源電路的設(shè)計(jì)將影響整個(gè)系統(tǒng)的供電。 TPS703xx 系列器件的設(shè)計(jì)為數(shù)字信號(hào)處理器、專用集成電路、 FPGA 和雙輸出穩(wěn)壓器等提供完整的電源。其準(zhǔn)確性、快速瞬態(tài)響應(yīng)、 SVS 的監(jiān)控電路（上電復(fù)位）、手動(dòng)復(fù)位輸入等功能為電路的設(shè)計(jì)提供一個(gè)完整的解決方案。 TPS703xx 系列穩(wěn)壓器提供有固定 ， ， V/ V 的可調(diào)電壓選項(xiàng)。輸出電流可高達(dá) 1A（輸出 1）和 2A（輸出 2）。 中北大學(xué)信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 21 頁 共 43 頁 圖 電源電路 當(dāng) EN 腳連接到一個(gè)低電平時(shí)該器件開始工作。 SEQ 控制哪個(gè)輸出電壓通道（ VOUT1 或 VOUT2）先打開。當(dāng)裝置被啟用并且 SEQ 為高電平時(shí)， VOUT2 先打開，VOUT1 保持關(guān)閉，當(dāng)其值達(dá)到 VOUT2 輸出電壓的 83％時(shí) VOUT1 打開。如果 VOUT2 被拉低于 83％（即過載條件）則 VOUT1 關(guān)閉。 配置電路 當(dāng) FPGA 作為主芯片時(shí)，必須給其配置一個(gè)時(shí)鐘驅(qū)動(dòng)的 PROM。該設(shè)計(jì)采用的是 XCF01 系列的系統(tǒng)可編程配置 PROM，其型號(hào)為 XCF01SVO20。 XCF01SVO20 在系統(tǒng)中的運(yùn)用如圖 所示。 中北大學(xué)信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 22 頁 共 43 頁 圖 配置電路 時(shí)鐘電路 XC2S100 有 4 個(gè) 時(shí)鐘信號(hào)輸入端，分別為 GCK0、 GCK GCK2 和 GCK3，本設(shè)計(jì)中只使用 GCK0。其余 3 個(gè)時(shí)鐘輸入端都接地以防止干擾。時(shí)鐘電路如圖。 圖 FPGA時(shí)鐘電路 本章小結(jié) 本章對(duì)基于 FPGA 的多通道采樣控制單元進(jìn)行了研究，介紹了多路選擇開關(guān)ADG70 AD轉(zhuǎn)換芯片 ADS8402和 FIFO緩存 IDT7206。利用 1片 ADG706和一片 ADS8402完成了對(duì) 16路模擬量的采樣，給出了整個(gè)系統(tǒng)的硬件連接圖。 中北大學(xué)信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 23 頁 共 43 頁 3 系統(tǒng)軟件設(shè)計(jì) 數(shù)據(jù)編幀 表 幀格式 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S10 S11 S12 S13 S14 S15 表中共有 16 行 *16 列數(shù)據(jù)，每行代表采樣率為 40KHZ 的信號(hào)。每個(gè)數(shù)據(jù)經(jīng) AD轉(zhuǎn)換后就變成 16位的并行數(shù)據(jù)，再由 FPGA內(nèi)部軟件進(jìn)行并串轉(zhuǎn)換為 8位串行數(shù)據(jù)。由此可以計(jì)算出一幀總的數(shù)據(jù)量為 16行 16 列 16bit247。 8bitlbyte=511byte A/D 控制模塊的設(shè)計(jì) AD 采樣控制模塊將控制 ADS8402 完成自動(dòng) A/D 轉(zhuǎn)換操作，模數(shù)轉(zhuǎn)換器由其內(nèi)部時(shí)鐘驅(qū)動(dòng)。 當(dāng)采集某一通道的模擬量時(shí)， A/D 需要完成的主要功能有轉(zhuǎn)換和向 FPGA 傳送轉(zhuǎn)換后的數(shù)字量。所以對(duì) AD，最重要的是分配好轉(zhuǎn)換和讀允許的時(shí)序。 AD 控制單元示意圖如圖 所示。 中北大學(xué)信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 24 頁 共 43 頁 圖 AD控制單元示意圖 CLK 是時(shí)鐘信號(hào)，即為外部晶振提供的時(shí)鐘； RST 是復(fù)位信號(hào)，當(dāng) RST 為低電平時(shí)，該模塊處于復(fù)位狀態(tài)；復(fù)位時(shí)， AD_CS、 CONVST 和 AD_RD 信號(hào)為高電平（無效）， AD_rst 和 BYTE 信號(hào)為低電平； BUSY 是 AD 輸出的‘忙’信號(hào)，當(dāng) A/D 進(jìn)行轉(zhuǎn)換功能時(shí)，該信號(hào)為高電平； CLK_t[6..0]是時(shí)鐘分頻計(jì)數(shù)，與通道選取模塊一致。按照要求產(chǎn)生 AD片選信號(hào) AD_CS（低電平有效）、轉(zhuǎn)換允許信號(hào) CONVST（低電平有效）、讀允許信號(hào) AD_RD（低電平有效）、復(fù)位 AD_rst（低電平有效）和為位選擇信號(hào) BYTE（本設(shè)計(jì)中一直置低，即為 16 為輸出）。本模塊能連續(xù)運(yùn)行，不斷地寫入命令字以啟動(dòng) A/D 轉(zhuǎn)換，然后讀出 A/D 轉(zhuǎn)換結(jié)果并將其輸出。 通過對(duì) AD采樣控制模塊進(jìn)行時(shí)序仿真，得到 AD模塊時(shí)序仿真圖如圖 。 圖 AD模塊時(shí)序仿真圖 當(dāng) RST 為高電平是時(shí)鐘分頻開始計(jì)數(shù)，當(dāng)計(jì)數(shù)范圍為 1～ 10 時(shí)， CONVST 信號(hào)為低電平，否則為高電平。 存儲(chǔ)器模塊的時(shí)序仿真 此系統(tǒng)要求能對(duì) 16 路模擬信號(hào)同時(shí)采集存儲(chǔ) , 采樣率是每路 40KHZ, 總采樣數(shù)率 640K, 事后可對(duì)存儲(chǔ)數(shù)據(jù)計(jì)算機(jī)讀取分析。根據(jù)此種要求我們?cè)O(shè)計(jì)實(shí)現(xiàn)了多路采集存儲(chǔ)器 , 此種存儲(chǔ)其使用 FPGA 和 FLASH 存儲(chǔ)器。滿足體積小 , 功耗低的要求。 中北大學(xué)信息商務(wù)學(xué)院 2021 屆畢業(yè)設(shè)計(jì)說明書 第 25 頁 共 43 頁 數(shù)據(jù)存儲(chǔ) 對(duì)數(shù)據(jù)的存儲(chǔ) , 我們采用閃存 (FLASH Memory)作為存儲(chǔ)器 , 它具有體積小、功耗低和數(shù)據(jù)不易丟失的 特點(diǎn)。對(duì) FLASH 的寫操作過程有其固定的操作模式 , 如圖 所示。由于 FLASH 是按頁存儲(chǔ)的 , 當(dāng)一頁寫完之后要進(jìn)行下一頁的控制字和地址的重新寫入 , 為了使采集回來的數(shù)據(jù)能及時(shí)準(zhǔn)確的寫入 FLASH, 而不至于在頁與頁的交替時(shí)間內(nèi)使數(shù)據(jù)丟失 , 所以不可能將采集回的數(shù)據(jù)直接存入 FLASH, 我們利用 FPGA 內(nèi)部提供的 RAM 來構(gòu)成雙端口 RAM 作為數(shù)據(jù)存儲(chǔ)過程中的緩存