【文章內(nèi)容簡(jiǎn)介】 HDL 或 VHDL),原理圖 ,邏輯圖表示設(shè)計(jì)結(jié)果 ,有時(shí)也采用布爾表達(dá)式來(lái)表示設(shè)計(jì)結(jié)果。 電路設(shè)計(jì) (Circuit Design)：電路設(shè)計(jì)是將邏輯設(shè)計(jì)表達(dá)式轉(zhuǎn)換成電路實(shí)現(xiàn)。 華僑大學(xué) IC設(shè)計(jì)中心 38 第四階段：時(shí)序驗(yàn)證與版圖設(shè)計(jì) 任務(wù) ：靜態(tài)時(shí)序分析從整個(gè)電路中提取出所有時(shí)序路徑，然后通過(guò)計(jì)算信號(hào)沿在路徑上的延遲傳播，找出違背時(shí)序約束的錯(cuò)誤 (主要是 SetupTime 和 HoldTime),與激勵(lì)無(wú)關(guān)。在深亞微米工藝中，因?yàn)殡娐愤B線延遲大于單元延遲，通常預(yù)布局布線反復(fù)較多，要多次調(diào)整布局方案，對(duì)布局布線有指導(dǎo)意義。 流程： 預(yù)布局布線 (SDF文件 )網(wǎng)表仿真 (帶延時(shí)文件 )靜態(tài)時(shí)序分析 布局布線 參數(shù)提取 SDF文件后仿真 靜態(tài)時(shí)序分析 測(cè)試向量生成。 華僑大學(xué) IC設(shè)計(jì)中心 39 輸出： 物理設(shè)計(jì) (Physical Design or Layout Design)：物理設(shè)計(jì)或稱(chēng)版圖設(shè)計(jì)是 VLSI設(shè)計(jì)中最費(fèi)時(shí)的一步 .它要將電路設(shè)計(jì)中的每一個(gè)元器件包括晶體管 ,電阻 ,電容 ,電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息 . 設(shè)計(jì)驗(yàn)證 (Design Verification)：在版圖設(shè)計(jì)完成以后 ,非常重要的一步工作是版圖驗(yàn)證 .主要包括 :設(shè)計(jì)規(guī)則檢查 (DRC),版圖的電路提取 (NE),電學(xué)規(guī)檢查(ERC)和寄生參數(shù)提取 (PE)。 華僑大學(xué) IC設(shè)計(jì)中心 40 第五階段：加工與完備 任務(wù)： 聯(lián)系生產(chǎn)加工，準(zhǔn)備芯片的樣片測(cè)試和應(yīng)用準(zhǔn)備。 流程： 工藝設(shè)計(jì)與生產(chǎn) 芯片測(cè)試 芯片應(yīng)用。 輸出： 用戶使用說(shuō)明書(shū)。 上面集成電路設(shè)計(jì)的五個(gè)階段，每一階段有不同的任務(wù)，有具體的工作流程，也產(chǎn)生對(duì)應(yīng)的輸出結(jié)果。 華僑大學(xué) IC設(shè)計(jì)中心 41 集成電路的設(shè)計(jì)過(guò)程： 設(shè)計(jì)創(chuàng)意 + 仿真驗(yàn)證 功能要求 行為設(shè)計(jì)（ Verilog） Sing off 集成電路芯片設(shè)計(jì)過(guò)程框架 是 行為仿真 綜合、優(yōu)化 —— 網(wǎng)表 時(shí)序仿真 布局布線 —— 版圖 后仿真 否 是 否 否 是 — 設(shè)計(jì)業(yè) — 華僑大學(xué) IC設(shè)計(jì)中心 42 典型 ASIC設(shè)計(jì)具有下列相當(dāng)復(fù)雜的流程，實(shí)際中包含如下多項(xiàng)基本內(nèi)容： ? 結(jié)構(gòu)及電氣規(guī)定。 ? RTL級(jí)代碼設(shè)計(jì)和仿真測(cè)試平臺(tái)文件準(zhǔn)備。 ? 為具有存儲(chǔ)單元的模塊插入 BIST(Design For test 設(shè)計(jì) )。 ? 為了驗(yàn)證設(shè)計(jì)功能 ,進(jìn)行完全設(shè)計(jì)的動(dòng)態(tài)仿真。 ? 設(shè)計(jì)環(huán)境設(shè)臵。包括使用的設(shè)計(jì)庫(kù)和其他一些環(huán)境變量。使用 Design Compiler工具 ,約束和綜合設(shè)計(jì) ,并且加入掃描鏈（或者 JTAG）。 華僑大學(xué) IC設(shè)計(jì)中心 43 ? 使用 Design Compiler自帶靜態(tài)時(shí)序分析器 ,進(jìn)行模塊級(jí)靜態(tài)時(shí)序分析。 ? 使用 Formality工具 ,進(jìn)行 RTL級(jí)和綜合后門(mén)級(jí)網(wǎng)表的 Formal Verification。 ? 版圖布局布線之前 ,使用 PrimeTime工具進(jìn)行整個(gè)設(shè)計(jì)的靜態(tài)時(shí)序分析。 ? 將時(shí)序約束前標(biāo)注到版圖生成工具。 ? 時(shí)序驅(qū)動(dòng)的單元布局 ,時(shí)鐘樹(shù)插入和全局布線。 ? 將時(shí)鐘樹(shù)插入到 DC的原始設(shè)計(jì)中。 ? 使用 Formality,對(duì)綜合后網(wǎng)表和插入時(shí)鐘樹(shù)網(wǎng)表進(jìn)行 Formal Verification。 華僑大學(xué) IC設(shè)計(jì)中心 44 ? 從全局布線后的版圖中提取出估算的時(shí)間延時(shí)信息。 ? 將估算的時(shí)間延時(shí)信息反標(biāo)注到 Design Compiler或者 Primetime。 ? 在 Primetime中進(jìn)行靜態(tài)時(shí)序分析。 ? 在 Design Compiler中進(jìn)行設(shè)計(jì)優(yōu)化。 ? 設(shè)計(jì)的詳細(xì)布線。 ? 從詳細(xì)布線設(shè)計(jì)中提取出實(shí)際時(shí)間延時(shí)信息。 ? 將提取出的實(shí)際時(shí)間延時(shí)信息反標(biāo)注到 Design Compiler或者 Primetime中。 華僑大學(xué) IC設(shè)計(jì)中心 45 ? 使用 Primetime進(jìn)行版圖后的靜態(tài)時(shí)序分析。 ? 在 Design Compiler中進(jìn)行設(shè)計(jì)優(yōu)化（如需要 )。 ? 進(jìn)行版圖后帶時(shí)間信息的門(mén)級(jí)仿真。 ? LVS和 DRC驗(yàn)證 ,然后流片。 華僑大學(xué) IC設(shè)計(jì)中心 46 在實(shí)際工作中，不同的設(shè)計(jì)團(tuán)隊(duì)可能擁有不同的 ASIC設(shè)計(jì)開(kāi)發(fā)流程，但是這些不同的開(kāi)發(fā)流程只是在對(duì)設(shè)計(jì)流程的各個(gè)階段命名時(shí)有一些細(xì)微的差別?？偟膩?lái)說(shuō)， ASIC設(shè)計(jì)的必要步驟是缺一不可的。一個(gè) ASIC芯片的設(shè)計(jì)必須要有一個(gè)團(tuán)結(jié)合作的團(tuán)隊(duì)才能夠完成。 ASIC開(kāi)發(fā)流程步驟詳細(xì)描述 華僑大學(xué) IC設(shè)計(jì)中心 47 ASIC項(xiàng)目的主要步騾包括： ．預(yù)研階段； ．頂層設(shè)計(jì)階段； ．模塊級(jí)設(shè)計(jì)階段； ．模塊實(shí)現(xiàn)階段； ．子系統(tǒng)仿真階段； ．系統(tǒng)仿真，綜合和版圖設(shè)計(jì)前門(mén)級(jí)仿真階段； ．后端版面設(shè)計(jì)階段； ．測(cè)試向量準(zhǔn)備階段； ．后端仿真階段； ．生產(chǎn)簽字； ．硅片測(cè)試階段。 華僑大學(xué) IC設(shè)計(jì)中心 48 預(yù)研階段是 ASIC項(xiàng)目開(kāi)發(fā)的最初始階段，也是開(kāi)發(fā)部門(mén)和市場(chǎng)部門(mén)工作結(jié)合得最緊密的一個(gè)階段。預(yù)研階段的工作就是要分析產(chǎn)品市場(chǎng)的商業(yè)機(jī)會(huì)，給出初姑的產(chǎn)品結(jié)構(gòu)，并驗(yàn)證產(chǎn)品結(jié)構(gòu)對(duì)于商業(yè)機(jī)會(huì)的把握程度。 該階段的任務(wù)： ．初始的產(chǎn)品系統(tǒng)結(jié)構(gòu)設(shè)計(jì)； ．產(chǎn)品初始規(guī)劃和資源需求統(tǒng)計(jì)； ．風(fēng)險(xiǎn)和成本分析。 1 預(yù)研階段 華僑大學(xué) IC設(shè)計(jì)中心 49 該階段輸出： ．項(xiàng)目的時(shí)間和資源需求估計(jì) ； ．晶片面積的估計(jì) ； ．產(chǎn)品研發(fā)預(yù)算估計(jì) ； ．初始的產(chǎn)品系統(tǒng)結(jié)構(gòu)設(shè)計(jì) ； ．風(fēng)險(xiǎn)分析 ； ．設(shè)計(jì)路線和開(kāi)發(fā)工具的選定。 華僑大學(xué) IC設(shè)計(jì)中心 50 可行性分析是預(yù)研階段最重要的一個(gè)環(huán)節(jié) ，它是對(duì)該項(xiàng)目的利潤(rùn)模型、開(kāi)發(fā)周期和風(fēng)險(xiǎn)性的分析。 如果設(shè)立 ASIC開(kāi)發(fā)項(xiàng)目的目的是替代目前的一個(gè)成功產(chǎn)品，那么降低成本和增強(qiáng)功能是項(xiàng)目的最主要需求。如果設(shè)立 ASIC開(kāi)發(fā)項(xiàng)目的目的是去開(kāi)拓新的市場(chǎng)或者替代目前尚未成功的產(chǎn)品，開(kāi)發(fā)時(shí)間將是項(xiàng)目中優(yōu)先級(jí)最高的需求。由于項(xiàng)目的開(kāi)發(fā)策略會(huì)對(duì)整個(gè)項(xiàng)目的結(jié)構(gòu)設(shè)計(jì)、開(kāi)發(fā)等產(chǎn)生巨大的影響，項(xiàng)目的規(guī)劃者需要根據(jù)項(xiàng)目的具體情況在預(yù)研階段開(kāi)始之前對(duì)項(xiàng)目的這些驅(qū)動(dòng)因素進(jìn)行歸納分析，以制定項(xiàng)目的開(kāi)發(fā)策略。 華僑大學(xué) IC設(shè)計(jì)中心 51 頂層設(shè)計(jì)是一個(gè)富有創(chuàng)造性的階段，在這個(gè)階段，要定義