【文章內(nèi)容簡介】 HDL 或 VHDL),原理圖 ,邏輯圖表示設計結(jié)果 ,有時也采用布爾表達式來表示設計結(jié)果。 電路設計 (Circuit Design)：電路設計是將邏輯設計表達式轉(zhuǎn)換成電路實現(xiàn)。 華僑大學 IC設計中心 38 第四階段：時序驗證與版圖設計 任務 ：靜態(tài)時序分析從整個電路中提取出所有時序路徑，然后通過計算信號沿在路徑上的延遲傳播，找出違背時序約束的錯誤 (主要是 SetupTime 和 HoldTime),與激勵無關(guān)。在深亞微米工藝中，因為電路連線延遲大于單元延遲，通常預布局布線反復較多，要多次調(diào)整布局方案，對布局布線有指導意義。 流程： 預布局布線 (SDF文件 )網(wǎng)表仿真 (帶延時文件 )靜態(tài)時序分析 布局布線 參數(shù)提取 SDF文件后仿真 靜態(tài)時序分析 測試向量生成。 華僑大學 IC設計中心 39 輸出： 物理設計 (Physical Design or Layout Design)：物理設計或稱版圖設計是 VLSI設計中最費時的一步 .它要將電路設計中的每一個元器件包括晶體管 ,電阻 ,電容 ,電感等以及它們之間的連線轉(zhuǎn)換成集成電路制造所需要的版圖信息 . 設計驗證 (Design Verification)：在版圖設計完成以后 ,非常重要的一步工作是版圖驗證 .主要包括 :設計規(guī)則檢查 (DRC),版圖的電路提取 (NE),電學規(guī)檢查(ERC)和寄生參數(shù)提取 (PE)。 華僑大學 IC設計中心 40 第五階段：加工與完備 任務： 聯(lián)系生產(chǎn)加工，準備芯片的樣片測試和應用準備。 流程： 工藝設計與生產(chǎn) 芯片測試 芯片應用。 輸出： 用戶使用說明書。 上面集成電路設計的五個階段，每一階段有不同的任務，有具體的工作流程，也產(chǎn)生對應的輸出結(jié)果。 華僑大學 IC設計中心 41 集成電路的設計過程： 設計創(chuàng)意 + 仿真驗證 功能要求 行為設計（ Verilog） Sing off 集成電路芯片設計過程框架 是 行為仿真 綜合、優(yōu)化 —— 網(wǎng)表 時序仿真 布局布線 —— 版圖 后仿真 否 是 否 否 是 — 設計業(yè) — 華僑大學 IC設計中心 42 典型 ASIC設計具有下列相當復雜的流程，實際中包含如下多項基本內(nèi)容： ? 結(jié)構(gòu)及電氣規(guī)定。 ? RTL級代碼設計和仿真測試平臺文件準備。 ? 為具有存儲單元的模塊插入 BIST(Design For test 設計 )。 ? 為了驗證設計功能 ,進行完全設計的動態(tài)仿真。 ? 設計環(huán)境設臵。包括使用的設計庫和其他一些環(huán)境變量。使用 Design Compiler工具 ,約束和綜合設計 ,并且加入掃描鏈（或者 JTAG）。 華僑大學 IC設計中心 43 ? 使用 Design Compiler自帶靜態(tài)時序分析器 ,進行模塊級靜態(tài)時序分析。 ? 使用 Formality工具 ,進行 RTL級和綜合后門級網(wǎng)表的 Formal Verification。 ? 版圖布局布線之前 ,使用 PrimeTime工具進行整個設計的靜態(tài)時序分析。 ? 將時序約束前標注到版圖生成工具。 ? 時序驅(qū)動的單元布局 ,時鐘樹插入和全局布線。 ? 將時鐘樹插入到 DC的原始設計中。 ? 使用 Formality,對綜合后網(wǎng)表和插入時鐘樹網(wǎng)表進行 Formal Verification。 華僑大學 IC設計中心 44 ? 從全局布線后的版圖中提取出估算的時間延時信息。 ? 將估算的時間延時信息反標注到 Design Compiler或者 Primetime。 ? 在 Primetime中進行靜態(tài)時序分析。 ? 在 Design Compiler中進行設計優(yōu)化。 ? 設計的詳細布線。 ? 從詳細布線設計中提取出實際時間延時信息。 ? 將提取出的實際時間延時信息反標注到 Design Compiler或者 Primetime中。 華僑大學 IC設計中心 45 ? 使用 Primetime進行版圖后的靜態(tài)時序分析。 ? 在 Design Compiler中進行設計優(yōu)化（如需要 )。 ? 進行版圖后帶時間信息的門級仿真。 ? LVS和 DRC驗證 ,然后流片。 華僑大學 IC設計中心 46 在實際工作中，不同的設計團隊可能擁有不同的 ASIC設計開發(fā)流程，但是這些不同的開發(fā)流程只是在對設計流程的各個階段命名時有一些細微的差別。總的來說， ASIC設計的必要步驟是缺一不可的。一個 ASIC芯片的設計必須要有一個團結(jié)合作的團隊才能夠完成。 ASIC開發(fā)流程步驟詳細描述 華僑大學 IC設計中心 47 ASIC項目的主要步騾包括： ．預研階段； ．頂層設計階段； ．模塊級設計階段； ．模塊實現(xiàn)階段； ．子系統(tǒng)仿真階段； ．系統(tǒng)仿真，綜合和版圖設計前門級仿真階段； ．后端版面設計階段； ．測試向量準備階段； ．后端仿真階段； ．生產(chǎn)簽字； ．硅片測試階段。 華僑大學 IC設計中心 48 預研階段是 ASIC項目開發(fā)的最初始階段，也是開發(fā)部門和市場部門工作結(jié)合得最緊密的一個階段。預研階段的工作就是要分析產(chǎn)品市場的商業(yè)機會，給出初姑的產(chǎn)品結(jié)構(gòu)，并驗證產(chǎn)品結(jié)構(gòu)對于商業(yè)機會的把握程度。 該階段的任務： ．初始的產(chǎn)品系統(tǒng)結(jié)構(gòu)設計； ．產(chǎn)品初始規(guī)劃和資源需求統(tǒng)計； ．風險和成本分析。 1 預研階段 華僑大學 IC設計中心 49 該階段輸出： ．項目的時間和資源需求估計 ； ．晶片面積的估計 ； ．產(chǎn)品研發(fā)預算估計 ； ．初始的產(chǎn)品系統(tǒng)結(jié)構(gòu)設計 ； ．風險分析 ； ．設計路線和開發(fā)工具的選定。 華僑大學 IC設計中心 50 可行性分析是預研階段最重要的一個環(huán)節(jié) ，它是對該項目的利潤模型、開發(fā)周期和風險性的分析。 如果設立 ASIC開發(fā)項目的目的是替代目前的一個成功產(chǎn)品，那么降低成本和增強功能是項目的最主要需求。如果設立 ASIC開發(fā)項目的目的是去開拓新的市場或者替代目前尚未成功的產(chǎn)品，開發(fā)時間將是項目中優(yōu)先級最高的需求。由于項目的開發(fā)策略會對整個項目的結(jié)構(gòu)設計、開發(fā)等產(chǎn)生巨大的影響，項目的規(guī)劃者需要根據(jù)項目的具體情況在預研階段開始之前對項目的這些驅(qū)動因素進行歸納分析，以制定項目的開發(fā)策略。 華僑大學 IC設計中心 51 頂層設計是一個富有創(chuàng)造性的階段，在這個階段，要定義