【文章內(nèi)容簡(jiǎn)介】 能。 建立一個(gè)新工程時(shí)，或者在 Settings 對(duì)話框 (Assignments 菜單 )EDA ToolSettings 下的 Simulation 頁面中，可以在 New Project Wizard(File 菜單 ) 中選擇 EDA 仿真工具。 Simulation 頁面允許您選擇仿真工具并為 Verilog和 VHDL 理工大學(xué)學(xué)士論文 9 輸出文件及其對(duì)應(yīng) SDF 輸出文件的生成指定選項(xiàng)，以及功耗分析和 Signal Activity File 的選項(xiàng)。 VHDL 語言 介紹 VHDL 語言概述 甚高速集成電路硬件描述語言 (Very high speed interated circuit hardware description language,VHDL)廣泛用于電路設(shè)計(jì)的文檔記錄、設(shè)計(jì)描述的邏輯綜合及電路仿真等方面。與一般的高級(jí)語言比較 , 具有如下的特點(diǎn) ： VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可是部分 ,及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成 后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn) 。VHDL 語言對(duì)行為進(jìn)行描述的能力為設(shè)計(jì)大規(guī)模復(fù)雜數(shù)字系統(tǒng)或單片系統(tǒng)提供了重要保證 。 VHDL 語言是一種硬件描述語言 , 具有嚴(yán)謹(jǐn)?shù)恼Z言結(jié)構(gòu)和強(qiáng)大的硬件描述能力。近年發(fā)展起來的描述混合系統(tǒng)和描述單片系統(tǒng)的 AMSVHDL, 就是以VHDL 語言為基礎(chǔ)的 。 VHDL是 EDA開發(fā)環(huán)境中最重要的一環(huán) ,VHDL語言設(shè)計(jì)文檔描述電子系統(tǒng)結(jié)構(gòu)、行為或功能，要經(jīng)過 EDA 編譯器、綜合器、優(yōu)化器、布局布線器、模擬器及編程器等一系列處理 ，才能轉(zhuǎn)化為物理實(shí)現(xiàn)，顯然， VHDL 設(shè)計(jì)文檔是這一序列工作的起點(diǎn)，具有重要的意義。 VHDL 支持自上而下的設(shè)計(jì)思想 , 可以把一個(gè)大型設(shè)計(jì)分解為若干易于實(shí)現(xiàn)的子模塊。 VHDL 支持設(shè)計(jì)的再利用 , 使得大型設(shè)計(jì)可以由多人或多個(gè)開發(fā) 組共同工作來完成。 理工大學(xué)學(xué)士論文 10 VHDL 語言介紹 利用 VHDL 實(shí)現(xiàn)數(shù)字系統(tǒng)的設(shè)計(jì)流程 利用 VHDL 和可編程邏輯器件實(shí)現(xiàn)數(shù)字邏輯的流程見圖 , 該流程揭示了設(shè)計(jì)進(jìn)程中各個(gè) EDA 工具的輸人輸出情況 ,在整個(gè)設(shè)計(jì)過程中 , 設(shè)計(jì)者的主要工作是完成 VHDL 設(shè)計(jì)文檔 , 并對(duì)以后的處理進(jìn)程加 以簡(jiǎn)單的引導(dǎo) ,設(shè)計(jì)的大部分工作由 EDA工具完成 ,設(shè)計(jì)者的工作主要轉(zhuǎn)向高層次的規(guī)劃和管理以及電路系統(tǒng)的結(jié)構(gòu)與功能的可行性分析 。 圖 VHDL語言程序設(shè)計(jì)技術(shù)的體系結(jié)構(gòu) 理工大學(xué)學(xué)士論文 11 VHDL 語言具有強(qiáng)大的功能。學(xué)習(xí)語言，要從基本元素 、語法、常用電路的描述方法人手，逐步掌握層次設(shè)計(jì)的思想。 VHDL 的基本元素 實(shí)體 (entity):實(shí)體是一個(gè)設(shè)計(jì)的外部界面。 VHDL 表達(dá)的所有設(shè)計(jì)均與實(shí)體有關(guān) , 實(shí)體是設(shè)計(jì)中最基本的模塊 ,實(shí)體的通信點(diǎn)是端口 , 端口必須定義信號(hào)名、模式和信號(hào)類型 。 結(jié)構(gòu)體 (architecture):所有能被仿真的實(shí)體都有一個(gè)結(jié)構(gòu)體描述 , 結(jié)構(gòu)體描述實(shí)體的行為功能 , 包含兩類語句 :并行語句和順序語句 。 子程序 ： 由過程和函數(shù)組成過程能返回多個(gè)變量 , 函數(shù)只能有一個(gè)返回值。 程序包 (package)： 是一種重要的設(shè)計(jì)再利 用機(jī)制 ， 為了使一組數(shù)據(jù)類型、常量和子程序?qū)Χ鄠€(gè)設(shè)計(jì)實(shí)體都成為可見的 ,VHDL 提供了該結(jié)構(gòu) 。 庫 (library)： 用來存放預(yù)編譯的程序包 ,預(yù)定義的程序包可以在其它設(shè)計(jì)中被調(diào)用 , 因此 , 庫也是一種重要的設(shè)計(jì)再利用機(jī)制 。 運(yùn)算符 (operator)： VHDL 為構(gòu)造表達(dá)式提供了算術(shù)、關(guān)系、邏輯、連接 4種運(yùn)算符 。 進(jìn)程 (process)： 用于實(shí)現(xiàn)順序發(fā)生的算法流程 ,進(jìn)程只能包含在結(jié)構(gòu)體中 ， 一個(gè)結(jié)構(gòu)體可以包含多個(gè)進(jìn)程語句 ,進(jìn)程語句包含 3 部分 :敏感表、進(jìn)程語句、結(jié)束語句 。 數(shù)據(jù)對(duì)象 ： 包括信號(hào)、常量、變量、文件 4 類 。 元件 (ponent)： 是對(duì) VHDL 模塊的說明 , 使它能在其它模 塊中被調(diào)用。 VHDL 的常用語句 VHDL 語句分并行語句和順序語句 ,并行語句體現(xiàn)了硬件電路執(zhí)行的并發(fā)性 ， 主要包括 ： 布爾方程、條件賦值語句 withselcetwhen、 whenelse 及元件例化語句等 ， 存在于結(jié)構(gòu)體之中、進(jìn)程之外 。 順序語句與其它高級(jí)語言類似 ， 是對(duì)算法流程的描述 ， 包括 ifthenelse、 casewhen 等語句 , 必須包含在進(jìn)程內(nèi) 。 常用電路的 VHDL 描述 利用 VHDL 設(shè)計(jì)數(shù)字系統(tǒng) , 必須熟練掌握一些 基本電路的描述方法。 ① 組合電路的描述 :如邏輯門、編碼器、譯碼器、選擇器、加法器、乘法器等 ； ② 寄存器的描述掌握書寫同步 /異步電路的方法 , 描述時(shí)鐘上升沿、敏感表、同步復(fù)位、異步復(fù)位、同步置數(shù)等功能 。 理工大學(xué)學(xué)士論文 12 ③ 鎖存器的描述 :掌握 D 型鎖存器、 SR 型鎖存器等的描述方法 。 ④ 輸出使能的描述 :VHDL沒有直接表示的 oe, 所以需要掌握描述 oe的方法 。 ⑤ 雙向信號(hào)的描述 :理解雙向模式的內(nèi)外驅(qū)動(dòng)源的差別 , 正確使用雙向信號(hào) 。 ⑥ 三態(tài)緩沖器的描述 :掌握利用信號(hào)實(shí)現(xiàn)三態(tài)緩沖器的方法 。 ⑦ 計(jì)數(shù)器的描述 :掌握可控的二進(jìn)制、 BCD 加 /減計(jì)數(shù)器的描述方法 。 ⑧ 移位寄存器的描述 :掌握可控算術(shù)移位 /邏輯移位及左移 /右移的描述方法 。 ⑨ 狀態(tài)機(jī) :掌握狀態(tài)機(jī)的設(shè)計(jì)思想及實(shí)現(xiàn)方法 , 理解狀態(tài)編碼對(duì)設(shè)計(jì)的面積、速度等方面的影響 , 能夠自定義狀態(tài)編碼 , 能夠熟練使用 “ 一位有效編碼 ”方式 。 ⑩ RAM/ROM/FIFO 的設(shè)計(jì) :能夠利用 VHDL基本語法設(shè)計(jì)存儲(chǔ)陣列 , 能夠設(shè)計(jì)簡(jiǎn)單的讀寫驅(qū)動(dòng)電路 , 掌握描述多時(shí)鐘工作的方法 。 VHDL 應(yīng)用開發(fā)介紹 VHDL 語言支持大規(guī)模復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì) , 其核心思想是層次化設(shè)計(jì)。VHDL 語言對(duì)層次化設(shè)計(jì)的支持機(jī) 制為 :庫、程序包、可重用的元件及元件例化語句。庫是用來存放可編譯的設(shè)計(jì)單元的地方 , 通過目錄可查看或調(diào)用程序包、元件的介紹見前元件例化語句是高層設(shè)計(jì)調(diào)用低層元件的主要手段。層次化設(shè)計(jì)的主要步驟如下 : (1)需求分析、系統(tǒng)分析、算法分析 。(2)系統(tǒng)分解、逐步求精 , 將系統(tǒng)分解為易于實(shí)現(xiàn)的子模塊 。(3)編程實(shí)現(xiàn) , 對(duì)各個(gè)子模塊 , 應(yīng)用語法實(shí)現(xiàn) , 這些實(shí)現(xiàn)了的模塊稱元件 (4)利用 VHDL 語言的 package 機(jī)制 , 將元件歸整在程序包。以后 , 凡是調(diào)用該程序包的設(shè)計(jì)文檔 , 都可直接調(diào)用其中的元件 。(5)頂層設(shè)計(jì)。通 過元件例化 , 將各個(gè)元件按算法流程數(shù) (據(jù)流程或控制流程 )進(jìn)行 “ 組裝 ” , 得到最 后的設(shè)計(jì)。 理工大學(xué)學(xué)士論文 13 3 基于 Quartus II的 半加、全加器的 設(shè)計(jì) 與實(shí)現(xiàn) 基于 Quartus II 的半加器運(yùn)算 半加器的原理 與 真值表 半加器是 產(chǎn)生進(jìn)位輸入的 加法器 電路。 是實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)的加法運(yùn)算電路。數(shù)據(jù)輸入 A 被加數(shù)、 B 加數(shù) ,數(shù)據(jù)輸出 S 和數(shù) (半加和 )、 進(jìn)位 C0。 A 和 B 是 半加器電路是指對(duì)兩個(gè)輸入 數(shù)據(jù)位 進(jìn)行加法，輸出一個(gè)結(jié)果位和進(jìn)位 ，不 相加的兩個(gè)數(shù)， S 是半加和數(shù)， C0 是 進(jìn)位 數(shù)。 半加器的真值表 如表 所示 。表中兩個(gè)輸入是加數(shù) A 和 B，輸出有一個(gè)是和 S，另一個(gè)是 進(jìn)位 C0。 表 半加器的真值表 輸入 輸出 A B C0 S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 函數(shù)的邏輯表達(dá)式為： S=A⊕ B ； C0=AB。 半加器的設(shè)計(jì)與實(shí)現(xiàn) 啟動(dòng) Quartus 軟件，在 Quartus II 管理器窗口中選擇菜單 File→ New Project Wizard… ，進(jìn)入新建工程向?qū)?。如圖 所示。 理工大學(xué)學(xué)士論文 14 圖 新建工程 在新建工程對(duì)話框輸入工程名和工程路徑，本工程命名為 halfadder。如圖 。 圖 文件名和工程路徑 添加已經(jīng)有文件（如果沒有已經(jīng)有文件的直接跳過 next），并且在Diviceamp。Family Setting選項(xiàng)卡中，選擇的芯片是 MAX II系列中的 EPM240T100C5，理工大學(xué)學(xué)士論文 15 如圖 ，圖 。 圖 添加已有文件 圖 選擇芯片 選擇仿真，綜合工具（實(shí)驗(yàn)全部利用 quartus做，三項(xiàng)都選 None），如圖。 理工大學(xué)學(xué)士論文 16 圖 選擇仿真工具 工程建立完成（點(diǎn) finish），如圖 。 圖 工程建立完成 添加文件（ filenewverilog file(或者 VHDL)），新建完成之后要先保存。之后開始編譯程序。如圖 。 理工大學(xué)學(xué)士論文 17 圖 添加文件 對(duì)編譯完成的文件進(jìn)行保存，并設(shè)為頂層文件（執(zhí)行菜單命令 Project→ Set as TopLevel Entity）。并進(jìn)行語法檢測(cè)（點(diǎn)擊工具欄的這個(gè)按鈕 （ start Analysis amp。 synthesis））點(diǎn)擊確定完成 語法檢測(cè)。如圖 。 圖 語法檢測(cè) 語法檢測(cè)沒有錯(cuò)誤以后，新建一個(gè)矢量波形仿真文件 Vector Waveform File。選擇菜單 File t→ New?，在 New對(duì)話框中選擇 Verfication t→ Debugging Files t→Vector Waveform File 。單擊 OK,出現(xiàn)波形編輯窗口，顯示一個(gè)空的波形文件，理工大學(xué)學(xué)士論文 18 如圖 。 圖 建立波形文件 設(shè)置仿真時(shí)間區(qū)域和網(wǎng)格大小。選擇 Edit→ End Time命令 ，在彈出的對(duì)話框中的 Time文本框中輸入 1，單位選擇μ s，整個(gè)仿真域的時(shí)間即設(shè)定為 1μ s，單擊 OK按鈕。選擇菜單 Edit→ Grid Size?，根據(jù)需要修改網(wǎng)格大小，這里設(shè)置 1ns，單擊 OK按鈕。如圖 ，圖 。 圖 設(shè)置 End Time 理工大學(xué)學(xué)士論文 19 圖 設(shè)置 Grid Size 設(shè)置仿真觀察點(diǎn)。在文件的最左欄中雙擊鼠標(biāo)左鍵，在彈出的對(duì)話框中單擊 Node Finder，選擇 Filter列表中預(yù)綜合（ Presynthesis）或后布局布線（ Postfitting）或全部（ all）的類型，單擊其右上方的 list，出現(xiàn)該類型的所有節(jié)點(diǎn)。單擊中間的雙右方向鍵》，所有信號(hào)出現(xiàn)在右方 Selected Nodes欄中，確認(rèn)后返回波形文件。以時(shí)鐘脈沖方式對(duì)輸入信號(hào) A， B進(jìn)行編輯，使之具有“ 00” “ 01”“ 10”“ 11”這 4種狀態(tài)，這里對(duì) A、 B都選用時(shí)鐘信號(hào)激勵(lì)，單擊“ ” 周期分別設(shè)為 20ns、 40ns。如圖 、圖 、圖 。 圖 設(shè)置仿真觀察點(diǎn) 理工大學(xué)學(xué)士論文 20 圖 Node Finder圖 圖 時(shí)鐘設(shè)置 1 功能仿真設(shè)置，選擇 Processing→ Simulator Tool命令，彈出的對(duì)話框如圖 。在其對(duì)話框的仿真模式 Simulator Mode中選擇功能仿真 Functional，單擊其右側(cè)的 Generate Functional Simulation Netlist按鈕， Quartus II將產(chǎn)生設(shè)計(jì)文件的功能仿真網(wǎng)表，并設(shè)置仿真激勵(lì)文件。在仿真器設(shè)置對(duì)話框的仿真輸入選項(xiàng)Simulator input欄目下，可以看到將要進(jìn)行的仿真文件 。然后選擇Overwrite simulation input filewith simulation results，單擊下方的 Start按鈕，啟動(dòng)仿真器，實(shí)現(xiàn)功能仿真。功能仿真結(jié)束后單擊 Open按鈕，返回波形文件，就會(huì)得到功能仿真波形，對(duì)照半加器邏輯真值表 ，可以很清楚地看到與真值表的理工大學(xué)學(xué)士論文 21 邏輯完全相符合 圖 Simulation Tool對(duì)話框 1 一位半加器程序代碼 ： LIBRARY IEEE。 USE 。 ENTITY halfadder IS PORT(a,b:IN STD_LOGIC。 s,c:OUT STD_LOGIC)。 END halfadder。 ARCHITECTURE hadder OF halfadder IS BEGIN s=a XOR b。 c=a AND b。 END hadder。 1 一位半加器仿真結(jié)果如圖 。 理工大學(xué)學(xué)士論文