freepeople性欧美熟妇, 色戒完整版无删减158分钟hd, 无码精品国产vα在线观看DVD, 丰满少妇伦精品无码专区在线观看,艾栗栗与纹身男宾馆3p50分钟,国产AV片在线观看,黑人与美女高潮,18岁女RAPPERDISSSUBS,国产手机在机看影片

正文內(nèi)容

基于fpga等精度頻率計(jì)(編輯修改稿)

2025-01-09 01:34 本頁(yè)面
 

【文章內(nèi)容簡(jiǎn)介】 個(gè)計(jì)數(shù)器分別對(duì)標(biāo)準(zhǔn)信號(hào)和被測(cè)信號(hào)同時(shí)計(jì)數(shù)。首先給出閘門(mén)開(kāi)啟信號(hào) (預(yù)置閘門(mén)上升沿 ),此時(shí)計(jì)數(shù)器并不開(kāi)始計(jì)數(shù),而是等到被 10 測(cè)信號(hào)的上升沿到來(lái) 時(shí),計(jì)數(shù)器才真正開(kāi)始計(jì)數(shù)。然后預(yù)置閘門(mén)關(guān)閉信號(hào) (下降沿 )到時(shí),計(jì)數(shù)器并不立即停止計(jì)數(shù),而是等到被測(cè)信號(hào)的上升沿到來(lái)時(shí)才結(jié)束計(jì)數(shù),完成一次測(cè)量過(guò)程??梢钥闯?,實(shí)際閘門(mén)時(shí)間 τ 與預(yù)置閘門(mén)時(shí)間 τ1 并不嚴(yán)格相等,但差值不超過(guò)被測(cè)信號(hào)的一個(gè)周期。 圖 11 等精度測(cè)頻原理波形圖 等精度測(cè)頻的實(shí)現(xiàn)方法可簡(jiǎn)化為圖 13所示。 CNT1 和 CNT2 是 兩個(gè)可控計(jì)數(shù)器,標(biāo)準(zhǔn)頻率信號(hào)從 CNT1 的時(shí)鐘輸入端 CLK 輸入;經(jīng)整形后的被測(cè)信號(hào)從 CNT2 的時(shí)鐘輸入端 CLK 輸入。當(dāng)預(yù)置門(mén)控信號(hào)為高電平時(shí),經(jīng)整形后的被測(cè)信號(hào)的上升沿通過(guò) D觸發(fā)器 的 Q 端同時(shí)啟動(dòng) CNT1 和 CNT2。 CNT CNT2 同時(shí)對(duì)標(biāo)準(zhǔn)頻率信號(hào)和經(jīng)整形后的被測(cè)信號(hào)進(jìn)行計(jì)數(shù),分別為 NC 與 NX。當(dāng)預(yù)置門(mén)信號(hào)為低電平的時(shí)候,后而來(lái)的被測(cè)信號(hào)的上升沿將使兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉,所測(cè)得的頻率為 (FC/NC)*NX。則等精度測(cè)量方法測(cè)量精度與預(yù)置門(mén)寬度的標(biāo)準(zhǔn)頻率有關(guān),與被測(cè)信號(hào)的頻率無(wú)關(guān)。在預(yù)置門(mén)時(shí)間和常規(guī)測(cè)頻閘門(mén)時(shí)間相同而被測(cè)信號(hào)頻率不同的情況下,等精度測(cè)量法的測(cè)量精度不變。 11 圖 13 等精度測(cè)頻實(shí)現(xiàn)原理 誤差分析 設(shè)在一次實(shí)際閘門(mén)時(shí)間 τ 中計(jì)數(shù)器對(duì)被測(cè) 信號(hào)的計(jì)數(shù)值為 Nx,對(duì)標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)值為 Ns。標(biāo)準(zhǔn)信號(hào)的頻率為 fs,則被測(cè)信號(hào)的頻率 如式 (11): fx=Nx/Ns fs (11) 由式 11 可知,若忽略標(biāo)頻 fs 的誤差,則等精度測(cè)頻可能產(chǎn)生的相對(duì)誤差 如式(12): δ=(|fxc fx|/fxe)100% (12) 其中 fxe 為被測(cè)信號(hào)頻率的準(zhǔn)確值。 在測(cè)量中,由于 fx 計(jì)數(shù)的起停時(shí)間都是由該信號(hào)的上升測(cè)觸發(fā)的,在閘門(mén)時(shí)間τ 內(nèi)對(duì) fx 的計(jì)數(shù) Nx 無(wú)誤差 (τ=NxTx );對(duì) fs 的計(jì)數(shù) Ns 最多相差一個(gè)數(shù)的誤差,即|ΔNs| ≤1, 其測(cè)量頻率 如式 (13): fxe=[Nx/(Ns+ΔNs)]/fs (13) 將式 (11)和 (13)代入式 (12),并整理 如式 (14): δ=|ΔNs|/Ns≤1/Ns=1/(τfs) (14) 由上式可以看出,測(cè)量頻率的相對(duì)誤差與被測(cè)信號(hào)頻率的大小無(wú)關(guān),僅與閘門(mén)時(shí)間和標(biāo)準(zhǔn)信號(hào)頻率有關(guān),即實(shí)現(xiàn)了整個(gè)測(cè)試頻段的等精度測(cè)量。閘門(mén)時(shí)間越長(zhǎng),標(biāo)準(zhǔn)頻率越高,測(cè)頻的相對(duì)誤 差就越小。標(biāo)準(zhǔn)頻率可由穩(wěn)定度好、精度高的高頻率晶體振蕩器產(chǎn)生,在保證測(cè)量精度不變的前提下,提高標(biāo)準(zhǔn)信號(hào)頻率,可使閘門(mén)時(shí) 12 間縮短,即提高測(cè)試速度 [14]。 本章小結(jié) 本章從各個(gè)方面說(shuō)明了頻率計(jì)的初步構(gòu)造,及各反面的原理,誤差的分析和一些基本概述,對(duì)頻率計(jì)的實(shí)現(xiàn),在理論上起到了作用。 對(duì) FPGA 的特點(diǎn) VHDL 的優(yōu)點(diǎn)加一詳細(xì)的說(shuō)明,對(duì) MAX+PLUS II 的各個(gè)方面從各方面加以說(shuō)明,對(duì)本設(shè)計(jì)的將要用到的 EP1K50 芯片也做了介紹, 13 2 軟件設(shè)計(jì)及功能仿真 系統(tǒng)的總體設(shè)計(jì) 當(dāng)系統(tǒng)正常工作時(shí), 由系統(tǒng)時(shí)鐘 提供的 100MHz 的輸入信號(hào),經(jīng)過(guò) 信號(hào)源模塊 ,先通過(guò) 100 分頻產(chǎn)生 1MHZ 的時(shí)鐘信號(hào) , 再將 1MHZ 的時(shí)鐘信號(hào)分頻產(chǎn)生多種頻率輸出 , 其中 1HZ 的輸出頻率被作為控制模塊的時(shí)鐘輸入 , 7812HZ 的輸出頻率被作為顯示模塊的時(shí)鐘輸入 , 由控制模塊產(chǎn)生的計(jì)數(shù)使能信號(hào) testen 和清零信號(hào) clr 對(duì)計(jì)數(shù)模塊進(jìn)行控制,而由其產(chǎn)生的鎖存信號(hào) load 對(duì)鎖存模塊進(jìn)行控制,一旦計(jì)數(shù)使能信號(hào)為高電平,并且時(shí)鐘上升沿到來(lái),計(jì)數(shù)器便開(kāi)始正常計(jì)數(shù),清零信號(hào)到來(lái)則計(jì)數(shù)清零,而當(dāng)鎖存信號(hào)為高電平時(shí),數(shù)據(jù)便被鎖存器鎖存, 然后將鎖存的數(shù)據(jù)輸出到顯示模塊顯示出來(lái),數(shù)據(jù)鎖存保證 系統(tǒng)可以穩(wěn)定顯示數(shù)據(jù),顯示譯碼驅(qū)動(dòng)電路將二進(jìn)制表示的計(jì)數(shù)結(jié)果轉(zhuǎn)換成相應(yīng)的能夠在七段數(shù)碼顯示管上可以顯示的十進(jìn)制結(jié)果。在數(shù)碼顯示管上可以看到計(jì)數(shù)結(jié)果。數(shù)字頻率計(jì)的原理框圖如圖 21 所示。他主要由 5 個(gè)模塊組成,分別是: 信號(hào)源模塊 、 控制模塊 、計(jì)數(shù)模塊、鎖存器 模塊和顯示器模塊 [13]。 根據(jù)數(shù)字頻率計(jì)的系統(tǒng)原理 , CNT 控制信號(hào)發(fā)生器。 TESTCTL 的計(jì)數(shù)使能信號(hào)TSTEN 能產(chǎn)生一個(gè) 1 s 寬的周期信號(hào),并對(duì)頻率計(jì)的每一計(jì)數(shù)器 CNT10 的 ENA 使能端進(jìn)行同步控 制:當(dāng) TSTEN 高電平時(shí)允許計(jì)數(shù)、低電平時(shí)停止計(jì)數(shù)。 REG32B 為鎖存器。在信號(hào) Load 的上升沿時(shí),立即對(duì)模塊的輸入口的數(shù)據(jù)鎖存到 REG32B 的內(nèi)部,并由 REG32B 的輸出端輸出,然后,七段譯碼器可以譯碼輸出。在這里使用了鎖存器,好處是可以穩(wěn)定顯示數(shù)據(jù),不會(huì)由于周期性的清零信號(hào)而不斷閃爍。 CNT10 為十進(jìn)制計(jì)數(shù)器。有一時(shí)鐘使能輸入端 ENA,用于鎖定計(jì)數(shù)值。當(dāng)高電平時(shí)允許計(jì)數(shù),低電平時(shí)禁止計(jì)數(shù)。 將八 個(gè)十進(jìn)制計(jì)數(shù)器 CNT10 級(jí)聯(lián)起來(lái)實(shí)現(xiàn) 8 位十進(jìn)制計(jì)數(shù)功能 []。 disply 為 七段譯碼 顯示 驅(qū)動(dòng)電路,可以將頻率計(jì)數(shù)的結(jié)果譯成能在數(shù)碼管上顯示相對(duì)應(yīng)的阿拉伯?dāng)?shù)字,便于讀取測(cè)量的結(jié)果。 14 圖 21 數(shù)字頻率計(jì)的原理框圖 為了實(shí)現(xiàn)系統(tǒng)功能,測(cè)頻控制信號(hào)發(fā)生器 TESTCTL、計(jì)數(shù)器 CNT鎖存器REG32B 存在一個(gè)工作時(shí)序的問(wèn)題,設(shè)計(jì)時(shí)需要綜合考慮 。 8位數(shù)字頻率計(jì)的頂層框圖( ),設(shè)計(jì)實(shí)現(xiàn)包括信號(hào)源模塊( F1MHZ、CNT)、頻率計(jì)模塊( FREQ)和顯示模塊( display)三大模塊。下面分別介紹三個(gè)模塊的結(jié)構(gòu)和實(shí)現(xiàn)方法。 信號(hào)源模塊 信號(hào)源是為了產(chǎn)生 1MHz 的門(mén)控信號(hào)和待測(cè)的定頻信號(hào),而對(duì)輸入系統(tǒng)時(shí)鐘 clk( 50MHz)進(jìn)行分頻的模塊,設(shè)計(jì)源代碼 對(duì)輸入系統(tǒng)時(shí)鐘 clk( 50MHz)進(jìn)行分頻產(chǎn)生 1MHz 信號(hào) 。 PIN1MHZ的封裝圖如 22所示,圖中 CLKIN為接入的 100MHZ信號(hào),圖中 CLKOUT為接到 CNT的 CLK的 1MHZ的信號(hào)。 15 圖 22 PIN1MHZ封裝圖 對(duì)輸入系統(tǒng)時(shí)鐘 clk( 100MHz)進(jìn) 行分頻產(chǎn)生 1MHz 信號(hào) 。 LIBRARY IEEE。 USE 。 USE 。 ENTITY PIN1MHZ_1 IS PORT (clkin : IN STD_LOGIC。 clkout : OUT STD_LOGIC)。 END PIN1MHZ_1。 ARCHITECTURE A OF PIN1MHZ_1 IS BEGIN PROCESS(clkin) variable ttemp : INTEGER RANGE 0 TO 99。 BEGIN IF clkin=39。139。 AND clkin39。event THEN IF ttemp=99 THEN ttemp:=0。 ELSE IF ttemp50 THEN clkout=39。139。 ELSE clkout=39。039。 END IF。 ttemp:=ttemp+1。 END IF。 16 END IF。 END PROCESS。 END A。 END A。 PIN1MHZ 的工作時(shí)序圖如圖 2 24 所示, 由系統(tǒng)時(shí)鐘 提供的 100MHz 的輸入信號(hào),經(jīng)過(guò) 信號(hào)源模塊 , 先通過(guò) 100 分頻產(chǎn)生 1MHZ 的時(shí)鐘信號(hào), 其中圖 22(a)為 50翻轉(zhuǎn),信號(hào)變?yōu)榈碗娖?,圖 22(b)為 100 翻轉(zhuǎn),信號(hào)變?yōu)楦唠娖健? 圖 23 PIN1MHZ 的 時(shí)序 仿真 圖 圖 24 PIN1MHZ 的 時(shí)序 仿真 圖 17 分頻器 各種頻率輸出。此程序的功能很簡(jiǎn)單,程序要求將 1MHZ的輸入頻率分別進(jìn)行 21分頻 (產(chǎn)生 500KHZ的輸出頻率 freq500k)、 23分頻 (產(chǎn)生 125 KHZ的輸出頻率 freq125k)、25 分頻 (產(chǎn)生 31250HZ的輸出頻率 freq31250)、 27分頻 (產(chǎn)生 7812HZ的輸出頻率freq7812)、 29分頻 (產(chǎn)生 1953HZ的輸出頻率 freq1953)、 211分頻 (產(chǎn)生 488HZ的輸出頻率 freq488)、 213分頻 (產(chǎn)生 1HZ的輸出頻率 freq1)。 CNT的封裝圖如圖 25,圖中 CLK為 PIN1MHZ輸入的 1MHZ信號(hào), FREQ1為輸出給控制信號(hào)發(fā)生器的 1HZ信號(hào), FREQ48 FREQ195 FREQ781 FREQ31250、FREQ125K、 FREQ500K為待測(cè)信號(hào)。 圖 25 CNT封裝圖 : library ieee。 use 。 use 。 entity t is port(clk : in std_logic。 1MHz 輸入 freq1 : out std_logic。 1Hz 輸出 freq488 : out std_logic。 488Hz 輸出 18 freq1953 : out std_logic。 1953Hz 輸出 freq7812 : out std_logic。 7812Hz 輸出 freq31250: out std_logic。 31250Hz 輸出 freq125k : out std_logic。 125KHz 輸出 freq500k : out std_logic )。 500KHz 輸出 end t。 architecture behv of t is signal temp: std_logic_vector(19 downto 0)。 begin process(clk) begin if clk39。event and clk =39。139。 then if temp=11110100001000111111 then temp=00000000000000000000。 else temp=temp+1。 end if。 end if。 end process。 freq1=temp(19)。 freq488=temp(10)。 freq1953=temp(8)。 freq7812=temp(6)。 freq31250=temp(4)。 freq125k=temp(2)。 freq500k=temp(0)。 end behv。 CNT 的工作時(shí)序 仿真 圖如圖 2圖 2
點(diǎn)擊復(fù)制文檔內(nèi)容
研究報(bào)告相關(guān)推薦
文庫(kù)吧 www.dybbs8.com
備案圖片鄂ICP備17016276號(hào)-1