【文章內(nèi)容簡介】 .............................. 20 The Design Ideas ..................................................................................... 20 The Programming.................................................................................... 21 The Simulation Results............................................................................. 22 ENCODER SIMULATION ......................................................................................... 23 CHAPTER SUMMARY ............................................................................................ 24 Chapter 4 The design of HDB3 Decoder ......................................................................... 26 THE DESIGN CONCEPT .......................................................................................... 26 THE PROGRAMMING ............................................................................................. 27 DECODER SIMULATION ......................................................................................... 27 CHAPTER SUMMARY ............................................................................................ 28 Conclusions ................................................................................................................. 30 Acknowledgements ...................................................................................................... 31 References ................................................................................................................... 32 Appendix 1 .................................................................................................................. 33 Appendix 2 .................................................................................................................. 37 1 第 1章 緒論 數(shù)字通信的主要特點：抗干擾能力強，尤其是數(shù)字信號通過中繼再生后可消除噪聲積累；數(shù)字信號通過差錯控制編碼，可提高通信的可靠性；由于數(shù)字通信傳輸一般采用二進制碼，所以可使用計算機對數(shù)字信號進行處理，實現(xiàn)復雜的遠距離大規(guī)模自動控制系統(tǒng)和自動數(shù)據(jù)處理系統(tǒng)，實現(xiàn)以計算機為中心的通信網(wǎng)；在數(shù)字通信中，各種消息 (模擬的和離散的 )都可變成統(tǒng)一的數(shù)字信號進行傳輸；在系統(tǒng)中對數(shù)字信號傳輸情況的監(jiān)視信號、控制信號及業(yè)務信號都可采用數(shù)字信號 [1]。數(shù)字傳輸和數(shù)字交換技術結合起來組成的 ISDN 對于來自不同信源的信號自 動地進行變換、綜合、傳輸處理、存儲和分離，實現(xiàn)各種綜合業(yè)務；數(shù)字信號易于加密處理，所以數(shù)字通信保密性強。數(shù)字通信的缺點是比模擬信號占帶寬，然而，由于毫米波和光纖通信的出現(xiàn)，帶寬已不成問題。 目前 ， 信道編碼被廣泛地應用于數(shù)字通信， 圖像處理系統(tǒng)中 ， 成為數(shù)據(jù)傳輸中不可缺少的部分。 HDB3(High Density Bipolar)碼是 AMI碼的改進型 ， 具有無直流分量 ， 少低頻分量 ， 易于提取位同步信號并具有內(nèi)在的檢錯能力等優(yōu)點 ，成為廣泛應用于基帶傳輸系統(tǒng)中的碼型 ， ITU2T 規(guī)定 :2Mb/s， 8Mb/s 和34Mb/s 的數(shù)字接口均采用 HDB3 碼 ， 因此設計一個穩(wěn)定的 HDB3 碼的編譯碼器就顯得很有價值 [2]。市場上雖有專用的 CD22103A 芯片 ， 但是該芯片只具有編譯碼功能 ， 在使用時需另配位同步提取和電壓極性轉換電路 ， 不利于系統(tǒng)的集成。在本論文中，我用 VHDL語言進行了對 HDB3碼的編碼和譯碼。 研究目的和意義 隨著科學技術的不斷發(fā)展，數(shù)字通信在日常生活中到處可見，在數(shù)字通信中編解碼器的應用更是很廣泛。編解碼器經(jīng)常用在視頻會議和流媒體等應用中，通常主要還是用在廣電行業(yè)，作前端應用。編解碼器是在同一裝置中，由工 作于相反傳輸方向的編碼器和解碼器構成的組合體。大多數(shù)編解碼器是有損的，目的是為了得到更大的壓縮比和更小的文件大小。而 HDB3碼因具有無直流成分，低頻成分和連 0個數(shù)最多不超過三個等明顯優(yōu)點，對定時信號的回復十分有利，而成為普遍使用的基帶傳輸碼之一 [3]。 與其他硬件描述語言相比， VHDL具有更強的行為描述能力，從而決定了它成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的 2 器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。 文中結合HDB3的編碼規(guī)則，給出了一種使用 VHDL語言實現(xiàn) HDB3編碼的思路和方法。 基帶傳輸碼型簡介 作為傳輸用的基帶信號歸納起來有如下要求：第一，希望將原始信息符號編制成適合于傳輸用的碼型；第二，對所選碼型的電波形，希望它適宜于在信道中傳輸。可進行基帶傳輸?shù)拇a型較多，本節(jié)主要介紹幾種常用的碼型。 AMI 碼 AMI碼稱為傳號交替反轉碼。 HDB3碼就是有它改進而成的。 AMI碼的編碼規(guī)則為代碼中的 0 仍為傳輸碼 0，而把代碼中的 1 交替的變換為傳輸碼的+11+11， … [1]。二進制數(shù) 0以零電平表示，數(shù) 1交替地用正負極性電平表示 。接收端極性規(guī)律遭到破壞時便判 為出現(xiàn)誤碼，因此 AMI碼具有自檢錯能力 。 在常規(guī)狀態(tài)下，同步信息用數(shù)字鎖相環(huán)便可很容易地提取出來，但如果在數(shù)據(jù)流中連續(xù)出現(xiàn)多個 0，則同步信息難以提取，在系統(tǒng)同步工作以前部分數(shù)據(jù)將會丟失，故 AMI碼有以下特點 ： 1無直流成分且低頻成分很小，因而在信道傳輸中不易造成信號失真。 2編碼電路簡單，便于觀察誤碼狀況。 3由于它可以出現(xiàn)長的連 0串，因而不利于接收端的定時信號的提取。 數(shù)字雙相碼 在本文中很好的利用了雙相碼解決了設計時遇到的 Quartus II 仿真軟件中不能出現(xiàn) “1”的這個問題，接下來我將介紹 數(shù)字雙相碼。 數(shù)字雙相碼的編碼規(guī)則是：用分別持續(xù)半個碼元周期的正負電平組合表示信碼 “1”；用分別持續(xù)半個碼元周期的負正電平組合表示信碼 “0”。雙相碼要求每一位中都要有一個電平轉換。因而這種代碼的最大優(yōu)點是自定時，同時雙相碼也有檢測錯誤的功能，如果某一位中間缺少了電平翻轉，則被認為是違例代碼。曼徹斯特碼（ Manchester Code）是一種雙相碼。我們用高電平到低電平的轉換邊表示 “0”，而用低電平到高電平的轉換邊表示 “1”，位中間的電平轉換邊既表示了數(shù)據(jù)代碼，也作為定時信號使用曼徹斯特編碼用在以太網(wǎng)中。差分 曼徹斯特碼，這種編碼也是一種雙相碼，和曼徹斯特編碼不同的是，這種編碼的 3 碼元中間的電平轉換邊只作為定時信號，而不表示數(shù)據(jù)。數(shù)據(jù)的表示在于每一位開始處是否有電平轉換：有電平轉換表示 0，無電平轉換表示 1，差分曼徹斯特編碼用在令牌環(huán)網(wǎng)中。 由曼徹斯特和差分曼徹斯特碼這兩種雙相碼的每一個碼元都要調制為兩個不同的電平，因而調制速率是碼元速率的兩倍。這無疑對信道的帶寬提出了更高的要求，所以實現(xiàn)起來更困難也更昂貴，但由于其良好的抗噪聲特性和自定時能力，所以在局域網(wǎng)中仍被廣泛使用。 NRZ碼 本文主要討論的就是怎 樣將 NRZ碼變成 HDB3碼。故以下將介紹 NRZ碼。 數(shù)字通信的根本任務是遠距離、準確地傳輸數(shù)字信息 。 在數(shù)字通信終端設備中 ， 傳輸不同的信息速率 ， 選擇何種線路傳輸碼型 ， 對數(shù)字線路的傳輸質量、適合性和經(jīng)濟性就顯得十分重要 。 NRZ碼 (nonreturn to zero)， 即單極性不歸零碼 ， 是數(shù)字基帶信息常用的碼型 。 不歸零碼的規(guī)律是當 “1”出現(xiàn)時電平翻轉，當0 出現(xiàn)時電平不翻轉。因而數(shù)據(jù) “1”和 “0”的區(qū)別不是高低電平，而是電平是否轉換這種代碼也叫差分碼，用在終端到調制解調器的接口中。這種編碼的特點是實現(xiàn)起來簡單而且 費用低，但不是自定時的。 NRZ 碼缺點很多 :含有直流成分 ， 低頻成分較大 ； 接收時的判決門限為接收電平的一半 ， 門限不穩(wěn)定 ， 判決容易出錯 ； 不便直接從接收碼序列中提取同步信號 。 基于以上缺點 ， NRZ碼不適合用于進行信道傳輸 [2]。 VHDL語言簡介 VHDL定義 VHDL（ VHSIC Hardware Description Language）是一個詳細且龐大的硬件描述語言。它在 20世紀 80年代后期由美國國防部開發(fā)，并成功地應用在軟硬件系統(tǒng)的仿真、驗證和設計綜合等領域，對于實際自動化的發(fā)展起到了極大 的促進和推動作用。 VHDL語言在硬件設計領域的作用將與 C和 C++在軟件設計領域的作用一樣，在大規(guī)模數(shù)字系統(tǒng)設計中，它將逐步取代如邏輯狀態(tài)表和邏輯電路等級別較低的繁瑣的硬件描述方法，而成為主要的硬件描述語言。 VHDL 4 和可編程邏輯器件的結合作為一種強有力的設計方式，將設計者的產(chǎn)品上市帶來創(chuàng)記錄的速度。 功能和特征 CAD工具用戶的交流媒介。 CAD工具和 CAE工具的通信媒介。 。 。 。 ：結構、數(shù)據(jù)流和行為。 應用優(yōu)點 應用 VHDL進行工程設計的優(yōu)點是多方面的。 (1)與其他的硬件描述語言相比， VHDL具有更強的行為描述能力，從而決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。 (2)VHDL豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性，隨時可對設計進行仿真模擬。 (3)VHDL 語句 的行為描述能力和程序結構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個開發(fā)組共同并行工作才能實現(xiàn)。 (4)對于用 VHDL完成的一個確定的設計，可以利用 EDA工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL描述設計轉變成門級網(wǎng)表。 (5)VHDL對設計的描述具有相對獨立性，設計者可以不懂硬件的結構，也不必管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計 [4]。 QuartusⅡ 簡介 Quartus II的產(chǎn)生與發(fā)展 Quartus Ⅱ 軟件包是 MAX+plus的升級版本， Altera公司的第四代開發(fā)軟件。它在一個單一、標準的設計環(huán)境里提供一整套綜合、優(yōu)化及驗證工具 ， 其功能 5 十分強大。 Quartus Ⅱ 提供了方便的設計輸入方式、快速的編譯和直接易懂的器件編程。能夠支持邏輯門數(shù)在百萬門以上的邏輯器件的開發(fā)，并且為第三方工具提供了無縫接口。 Quartus II軟件和 MAX + PLUS II相比較更加可靠 ， 用戶界面更加友好 ， 特別是在仿真 ， 節(jié)點發(fā)現(xiàn)和引腳分配等方面 ， 而且它圖形激勵生成器比第三方的仿真工具更快、更有效 ， 轉換設計非常簡單 ， 在很短 的時間內(nèi) ， 就可以適用到目標器件中。 Quartus II 軟件不但支持 MAX 和 FLEX、 ACEX 系列產(chǎn)品 ， 還支持新的MAXII系列以及最新的 Cyclone、 Stratix和 Stratix II系列的 FPGA。 比 MAX + PLUS II 提供更好的平均性能表現(xiàn)。對給定的 MAX 設計 ， 平均設計性能快15% ， 所需器件資源平均少 5%； 一體化 RTL綜合不僅支持 AHDL， 還支持最新的 VHDL和 Verilog語言標準。 Qu