【文章內(nèi)容簡(jiǎn)介】 綜合器 錯(cuò)誤 !未找到引用源。 適配前時(shí)序仿真 錯(cuò)誤 !未找到引用源。 適 配 器 錯(cuò)誤 !未找到引用源。 CPLD/FPGA 實(shí)現(xiàn) 適配后仿真模型 錯(cuò)誤 !未找到引用源。 適配后時(shí)序仿真 適配報(bào)告 錯(cuò)誤 !未找到引用源。 ASIC 實(shí)現(xiàn) VHDL 代碼或圖形方式輸入 錯(cuò)誤 !未找到引用源。 仿真綜合庫 器件編程文件 錯(cuò)誤 ! 未 找 到 引 用源。 西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 9 圖 22 CPLD/FPGA系統(tǒng)設(shè)計(jì)流程 流程說明： “自頂向下 ”的設(shè)計(jì)方法進(jìn)行系統(tǒng)劃分。 VHDL代碼，這是設(shè)計(jì)中最為普遍的輸入方式。此外，還可以采用圖形輸入方式（框圖、狀態(tài)圖等），這種輸入方式具有直觀、容易理解的優(yōu)點(diǎn)。 VHDL文件。 ，主要是檢驗(yàn)系統(tǒng)功能設(shè)計(jì)的正確性。這一步驟適用于大型設(shè)計(jì)，因?yàn)閷?duì)于大型設(shè)計(jì)來說，在綜合前對(duì)源代碼仿真，就可以大大減少設(shè)計(jì)重復(fù)的次數(shù)和時(shí)間。一般情況下，這一仿真步驟可略去。 VHDL源代碼進(jìn)行綜合優(yōu)化處理，生成門級(jí)描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。綜合優(yōu)化是針對(duì) ASIC芯片供應(yīng)商的某一產(chǎn)品系列進(jìn)行的，所以綜合的過程要在相應(yīng)的廠家綜合庫的支持下才能完成。 ，仿真過程不涉及具體器件的硬件特性，是較為粗略的。一般的設(shè)計(jì)，也可略去這 一步驟。 進(jìn)行邏輯映射操作，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。 ，產(chǎn)生多項(xiàng)設(shè)計(jì)結(jié)果：（ a）適配報(bào)告，包括芯片內(nèi)部資源利用情況，設(shè)計(jì)的布爾方程描述情況等；（ b）適配后的仿真模型；（ c）器件編程文件。根據(jù)適配后的仿真模型，可以進(jìn)行適配后時(shí)序仿真，因?yàn)橐呀?jīng)得到器件的實(shí)際硬件特性（如時(shí)延特性），所以仿真結(jié)果能比較精確的預(yù)期未來芯片的實(shí)際性能。如果仿真結(jié)果達(dá)不到設(shè)計(jì)要求，就修改 VHDL源代碼或選擇不同速度和品質(zhì)的器件，直至滿足設(shè)計(jì)要 求。 最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片 CPLD/FPGA中。 西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 10 FPGA 開發(fā)編程原理 硬件設(shè)計(jì)需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素，確定最佳的實(shí)現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計(jì) PCB并最終形成樣機(jī)。 CPLD/FPGA軟件設(shè)計(jì)可分為兩大塊：編程語言和編程工具。編程語言主要有 VHDL和 Verilog兩種硬件描述語言；編程工具主要是兩大廠家 Altera和 Xilinx的集成綜合 EDA軟件（如 QuartusII、 Foundation、ISE）以及第三方工具（如 FPGA Express、 Modelsim、 Synposys SVS等）。具體的設(shè)計(jì)輸入方式有以下幾種： 。 HDL既可以描述底層設(shè)計(jì)，也可以描述頂層的設(shè)計(jì)，但它不容易做到較高的工作速度和芯片利用率。用這種方式描述的項(xiàng)目最后所能達(dá)到的性能與設(shè)計(jì)人員的水平、經(jīng)驗(yàn)以及綜合軟件有很大的關(guān)系。 。可以分為電路原理圖描述，狀態(tài)機(jī)描述和波形描述3種形式。有的軟件 3種輸入方法都支持，如 ActiveHDL。 MAX+plusII 圖形輸入方式只支持電路原理圖描述和波形描述兩種。電路原理圖方式描述比較直觀 和高效，對(duì)綜合軟件的要求不高。一般大都使用成熟的 IP核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內(nèi)部去，所以硬件工作速度和芯片利用率很高，但是但項(xiàng)目很大的時(shí)候，該方法就顯得有些繁瑣；狀態(tài)機(jī)描述主要用來設(shè)計(jì)基于狀態(tài)機(jī)思想的時(shí)序電路。在圖形的方式下定義好各個(gè)工作狀態(tài)，然后在各個(gè)狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生成 HDL語言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。由于狀態(tài)機(jī)到HDL語言有一種標(biāo)準(zhǔn)的對(duì)應(yīng)描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片利用率主要取決于綜合軟 件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也是主要取決于綜合軟件。 西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 11 3 數(shù)字鐘總體設(shè)計(jì)方案 系統(tǒng)方案的選擇 首先的任務(wù)是根據(jù)任務(wù)要求進(jìn)行模塊劃分，提出方案，并進(jìn)行比較分析，最終找到較優(yōu)的方案。 方案一、采用異步電路，數(shù)據(jù)選擇器 將時(shí)鐘信號(hào)輸給秒模塊，秒模塊的進(jìn)位輸給分模塊，分模塊進(jìn)位輸入給時(shí)模塊，切換的時(shí)候使用 2 選 1 數(shù)據(jù)選擇器進(jìn)行切換，電路框圖如下： 圖 31 方案一框圖 該方案的優(yōu)點(diǎn)是模塊內(nèi)部簡(jiǎn)單，基本不需要額外的電路，但缺點(diǎn)也很明顯，該方案結(jié)構(gòu)不清晰，模塊間關(guān)系混亂，模塊外還需使用較多門電路，不利于功能擴(kuò)充，且使用了異步電路，計(jì)數(shù)在 59的時(shí)候，高一級(jí)馬上進(jìn)位，故本次設(shè)計(jì)不采用此方案。 方案二、采用同步電路，總線結(jié)構(gòu) 時(shí)鐘信號(hào)分別加到各個(gè)模塊，各個(gè)模塊功能相對(duì)獨(dú)立，框圖如下： 顯示 切換 秒鐘 分鐘 小時(shí) 控制 1Hz 脈沖信號(hào) 鬧鐘 西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 12 圖 32 方案二框圖 該方案用總線結(jié)構(gòu)，主要功能集中在模塊內(nèi)部，模塊功能較為獨(dú)立，模塊間連線簡(jiǎn)單，易于擴(kuò)展，本 次設(shè)計(jì)采用此方案。 綜上所述，本次設(shè)計(jì)采用方案二。秒計(jì)數(shù)和分計(jì)數(shù)為 60 進(jìn)制，時(shí)計(jì)數(shù)為 24 進(jìn)制，為了簡(jiǎn)化設(shè)計(jì)，秒和分計(jì)數(shù)采用同一單元?？刂颇K有兩部分，一為實(shí)現(xiàn)調(diào)整切換，二為實(shí)現(xiàn)顯示切換。現(xiàn)對(duì)本方案中的各個(gè)主要功能模塊的接口定義如下： 60 進(jìn)制模塊（電路圖中模塊名稱為 60count，下同。） 實(shí)現(xiàn)同步 60 進(jìn)制計(jì)數(shù)，可調(diào)整 電源 5v 時(shí)鐘信號(hào)輸入 接 1Hz 的信號(hào)源 進(jìn)位輸入 接秒的進(jìn)位信號(hào)，實(shí)現(xiàn)秒功能時(shí)，接低電平。 進(jìn)位輸出 秒模塊接分模塊，分模塊接時(shí)模塊 顯示輸出 接到顯示總線，能閃爍 鬧鐘 比較信號(hào)輸出 接到鬧鐘，秒模塊懸空 整點(diǎn)報(bào)時(shí)信號(hào)輸出 接到響鈴，實(shí)現(xiàn) 3 短 1 長響鈴 鬧鐘 小時(shí) 分鐘 秒鐘 顯示 控制 顯示總線 控制總線 1Hz 信號(hào) 西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 13 調(diào)整使能端 入 0 有效，有效時(shí)，顯示信號(hào)輸出，同時(shí)屏蔽進(jìn)位輸入和進(jìn)位輸出，允許調(diào)整信號(hào)輸入。 顯示使能端 入 0 有效 調(diào)整信號(hào)輸入 24 進(jìn)制模塊（ 24count） ： 實(shí)現(xiàn)同步 24 進(jìn)制計(jì)數(shù)，可調(diào)整 電源，時(shí)鐘信號(hào) 同上 進(jìn)位輸入 接分的進(jìn)位信號(hào) 進(jìn)位輸出 秒模塊接分模塊，分模塊接時(shí)模塊 顯示輸出 同上 鬧鐘比較信號(hào)輸出 接到鬧鐘 調(diào)整使能端，顯示使能端，調(diào)整信號(hào)輸入 同上 鬧鐘模塊（ 60clock， 24clock） ： 實(shí)現(xiàn)可與時(shí)鐘比較，并輸出鬧鈴信號(hào)，可調(diào)整 電源，時(shí)鐘信號(hào) 同上 鬧鐘比較 信號(hào)輸入 秒模塊接分模塊，分模塊接時(shí)模塊 顯示輸出 同上 鬧鈴輸出 接到蜂鳴器 調(diào)整使能端，顯示使能端，調(diào)整信號(hào)輸入 同上 控制模塊（ fun， func） ： 管理總線資源，對(duì)各個(gè)模塊輸出控制信號(hào) 西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 14 電源 5v VCC 調(diào)整切換信號(hào) 接各個(gè)需要調(diào)整的模塊 調(diào)整信號(hào) 接到各個(gè)需要調(diào)整的模塊 顯示切換信號(hào) 接到各個(gè)需要共享顯示總線的模塊 控制信號(hào)輸出 接到各個(gè)模塊，有且只能有 1 個(gè)為 0 至此，本階段就結(jié)束了。在上面 的接口定義中，也可以發(fā)現(xiàn)，各個(gè)模塊的獨(dú)立性是很強(qiáng)的，這樣的結(jié)構(gòu)使得以后的擴(kuò)展很容易。 數(shù)字鐘的構(gòu)成 數(shù)字鐘實(shí)際上是一個(gè)對(duì)標(biāo)準(zhǔn)頻率（ 1HZ）進(jìn)行計(jì)數(shù)的計(jì)數(shù)電路。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí)間）一致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標(biāo)準(zhǔn)的 1HZ 時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定。通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。圖 31 所示為數(shù)字鐘的一般構(gòu)成框圖。主要包括時(shí)間基準(zhǔn)電路、計(jì)數(shù)器電路、控制電路、譯碼和顯示電路。其中的控制邏輯電路是比較靈活多樣的，不斷完善它可以增強(qiáng)數(shù)字鐘的功能。 西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 15 圖 33 數(shù)字鐘的一般組成框圖 本設(shè)計(jì)在上面數(shù)字鐘結(jié)構(gòu)的基礎(chǔ)上還加入了 定時(shí)鬧鈴 功能， 以及校園打鈴功能， 其總體框架如圖 32。 譯碼驅(qū) 動(dòng) 譯碼驅(qū)動(dòng) 譯碼驅(qū)動(dòng) 譯碼驅(qū)動(dòng) 譯碼驅(qū)動(dòng) 譯碼驅(qū)動(dòng) 時(shí)十位 計(jì)數(shù) 時(shí)個(gè)位 計(jì)數(shù) 分十位 計(jì)數(shù) 分個(gè)位 計(jì)數(shù) 秒十位 計(jì)數(shù) 秒個(gè)位 計(jì)數(shù) 校時(shí)控制電路 校分控制電路 分頻器電路 分頻器電路 晶體振蕩器電路 1HZ 西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 16 圖 34 總體框架 圖 數(shù)字鐘的工作原理 振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號(hào)，作為數(shù)字鐘的時(shí)間基準(zhǔn)，然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈沖。秒計(jì)數(shù)器滿 60后向分計(jì)數(shù)器進(jìn)位，分計(jì)數(shù)器滿 60后向小時(shí)計(jì)數(shù)器進(jìn)位，小時(shí)計(jì)數(shù)器按照 “24翻 1”規(guī)律計(jì)數(shù)。計(jì)滿后各計(jì)數(shù)器清零，重新計(jì)數(shù)。計(jì)數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。計(jì)時(shí)出現(xiàn)誤差時(shí)，可以用校時(shí)電路校時(shí)、 校分。在控制信號(hào)中除了一般的校時(shí)信號(hào)外，還有時(shí)鐘使能信號(hào)、時(shí)鐘清零信號(hào)?？刂菩盘?hào)由 4個(gè) 矩形鍵盤輸入。 時(shí)基電路可以由石英晶體振蕩電路構(gòu)成，如果晶振頻率為 1MHz，經(jīng)過 6次十分頻就可以得到秒脈沖信號(hào)。譯碼顯示電路由七段譯碼器完成，顯示由數(shù)碼管構(gòu)成。 西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 17 4 單元電路設(shè)計(jì) 分頻模塊電路設(shè)計(jì)與實(shí)現(xiàn) 晶體振蕩器是構(gòu)成數(shù)字式時(shí)鐘的核心， 振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計(jì)時(shí)的準(zhǔn)確程度， 它保證了時(shí)鐘的走時(shí)準(zhǔn)確及穩(wěn)定。 石英晶體的選頻特性非常好，只有某一頻率點(diǎn)的信號(hào)可以通過它，其它頻率段的信號(hào)均會(huì)被它所 衰減，而且，振蕩信號(hào)的頻率與振蕩電路中的 R、 C元件的數(shù)值無關(guān)。因此，這種振蕩電路輸出的是準(zhǔn)確度極高的信號(hào)。然后再利用分頻電路，將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào)，其組成框圖如圖 41。 圖 41 秒信號(hào)產(chǎn)生電路框圖 本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供一個(gè)頻率穩(wěn)定準(zhǔn)確的 40MHz 的方波信號(hào)，其輸出至分頻電路。 50K 分頻電路的邏輯框圖如圖 42 所示。 圖 42 分頻電路模塊 其 VHDL 語言如下所示： library ieee。 分頻電路 石英晶體 振蕩電路 秒信 號(hào) 西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 18 use 。 50k 分頻 use 。 entity fenpin_50k is port( clk: in std_logic。 q:out std_logic)。 end。 architecture one of fenpin_50k is signal full:std_logic。 begin reg: process(clk,full) variable t:std_logic_vector(15 downto 0):=0000000000000000。 begin if clk39。event and clk =39。139。 then if t =1100001101001111then t :=0000000000000000。 else t:=t+1。 end if。 if t 110000110101000 then full=39。139。 else full=39。039。 end if。 end if。 q=full。 end process 。 end。 系統(tǒng)使用的所有分頻電路圖見圖 43。 西安歐亞學(xué)院本科畢業(yè)論文（設(shè)計(jì)） 19 圖 43 分頻模塊電路設(shè)計(jì) 電路中采用 Quartus II 并使用 VHDL 語言 進(jìn)行硬件分頻。經(jīng)分頻后輸出 1HZ 的標(biāo)準(zhǔn)秒信號(hào) clk_s、 128HZ 的按鍵去抖信號(hào) clk_128 和512HZ 用于報(bào)時(shí)模塊的輸入信號(hào) clk_512。該模塊的時(shí)序仿真圖如圖44 所示，滿足設(shè)計(jì)要求。 圖 44 分頻模塊仿真圖 校時(shí)控制模塊電路設(shè)計(jì)與實(shí)現(xiàn) 鍵盤接口電路原理 校時(shí)控制模塊在本系統(tǒng)中也就是鍵盤接口電路部分 。下面先介紹鍵盤接口電路的工作原理，如圖 45。本系統(tǒng)采用的就是這種行列式鍵盤 接口，相對(duì)個(gè)按鍵的鍵盤接口來說節(jié)省了 I/O 接口。如圖所示，行線通 過一個(gè)電阻被上拉到 +5V 電壓。行線與按鍵的一個(gè)引腳相連，列線與按鍵的另一個(gè)引腳相連。平時(shí)列線被置成低電平，沒有按鍵被按下的時(shí)候，行線保持高電平，而有按鍵被按下的時(shí)候，行線被拉成低電平，這時(shí)候控制器就知道有按鍵被按下，但只能判斷出在哪一行，不能判斷出在哪一列，因此接下