【文章內容簡介】 似。二：低功耗設計現(xiàn)象一：我們這系統(tǒng)是220V供電，就不用在乎功耗問題了點評：低功耗設計并不僅僅是為了省電，更多的好處在于降低了電源模塊及散熱系統(tǒng)的成本、由于電流的減小也減少了電磁輻射和熱噪聲的干擾。隨著設備溫度的降低，器件壽命則相應延長（半導體器件的工作溫度每提高10度，壽命則縮短一半）現(xiàn)象二：這些總線信號都用電阻拉一下，感覺放心些點 評：信號需要上下拉的原因很多，但也不是個個都要拉。上下拉電阻拉一個單純的輸入信號，電流也就幾十微安以下，但拉一個被驅動了的信號，其電流將達毫安 級，現(xiàn)在的系統(tǒng)常常是地址數(shù)據各32位，可能還有244/245隔離后的總線及其它信號，都上拉的話，幾瓦的功耗就耗在這些電阻上了（不要用8毛錢一度電 的觀念來對待這幾瓦的功耗）?，F(xiàn)象三：CPU和FPGA的這些不用的I/O口怎么處理呢？先讓它空著吧，以后再說點評：不用的I/O口如果懸空的話，受外界的一點點干擾就可能成為反復振蕩的輸入信號了，而MOS器件的功耗基本取決于門電路的翻轉次數(shù)。如果把它上拉的話，每個引腳也會有微安級的電流，所以最好的辦法是設成輸出（當然外面不能接其它有驅動的信號）現(xiàn)象四：這款FPGA還剩這么多門用不完，可盡情發(fā)揮吧點評：FGPA的功耗與被使用的觸發(fā)器數(shù)量及其翻轉次數(shù)成正比，所以同一型號的FPGA在不同電路不同時刻的功耗可能相差100倍。盡量減少高速翻轉的觸發(fā)器數(shù)量是降低FPGA功耗的根本方法?，F(xiàn)象五：這些小芯片的功耗都很低，不用考慮 點 評：對于內部不太復雜的芯片功耗是很難確定的，它主要由引腳上的電流確定，一個ABT16244，沒有負載的話耗電大概不到1毫安，但它的指標是每個腳可 驅動60毫安的負載（如匹配幾十歐姆的電阻），即滿負荷的功耗最大可達60*16=960mA，當然只是電源電流這么大，熱量都落到負載身上了?，F(xiàn)象六：存儲器有這么多控制信號，我這塊板子只需要用OE和WE信號就可以了，片選就接地吧，這樣讀操作時數(shù)據出來得快多了。點評：大部分存儲器的功耗在片選有效時（不論OE和WE如何）將比片選無效時大100倍以上，所以應盡可能使用CS來控制芯片，并且在滿足其它要求的情況下盡可能縮短片選脈沖的寬度?，F(xiàn)象七：這些信號怎么都有過沖??？只要匹配得好，就可消除了點 評：除了少數(shù)特定信號外（如100BASET、CML），都是有過沖的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象TTL的輸 出阻抗不到50歐姆，有的甚至20歐姆，如果也用這么大的匹配電阻的話，那電流就非常大了，功耗是無法接受的，另外信號幅度也將小得不能用，再說一般信號 在輸出高電平和輸出低電平時的輸出阻抗并不相同，也沒辦法做到完全匹配。所以對TTL、LVDS、422等信號的匹配只要做到過沖可以接受即可?，F(xiàn)象八：降低功耗都是硬件人員的事，與軟件沒關系點 評：硬件只是搭個舞臺，唱戲的卻是軟件，總線上幾乎每一個芯片的訪問、每一個信號的翻轉差不多都由軟件控制的，如果軟件能減少外存的訪問次數(shù)（多使用寄存 器變量、多使用內部CACHE等）、及時響應中斷（中斷往往是低電平有效并帶有上拉電阻）及其它爭對具體單板的特定措施都將對降低功耗作出很大的獻。三：系統(tǒng)效率現(xiàn)象一：這主頻100M的CPU只能處理70%，換200M主頻的就沒事了點評：系統(tǒng)的處理能力牽涉到多種多樣的因素，在通信業(yè)務中其瓶頸一般都在存儲器上，CPU再快，外部訪問快不起來也是徒勞。現(xiàn)象二：CPU用大一點的CACHE，就應該快了點 評：CACHE的增大，并不一定就導致系統(tǒng)性能的提高，在某些情況下關閉CACHE反而比使用CACHE還快。原因是搬到CACHE中的數(shù)據必須得到多次 重復使用才會提高系統(tǒng)效率。所以在通信系統(tǒng)中一般只打開指令CACHE，數(shù)據CACHE即使打開也只局限在部分存儲空間，如堆棧部分。同時也要求程序設計 要兼顧CACHE的容量及塊大小，這涉及到關鍵代碼循環(huán)體的長度及跳轉范圍，如果一個循環(huán)剛好比CACHE大那么一點點，又在反復循環(huán)的話，那就慘了?，F(xiàn)象三：這么多任務到底是用中斷還是用查詢呢？還是中斷快些吧點 評：中斷的實時性強，但不一定快。如果中斷任務特別多的話，這個沒退出來，后面又接踵而至，一會兒系統(tǒng)就將崩潰了。如果任務數(shù)量多但很頻繁的話，CPU的 很大精力都用在進出中斷的開銷上，系統(tǒng)效率極為低下，如果改用查詢方式反而可極大提高效率，但查詢有時不能滿足實時性要求，所以最好的辦法是在中斷中查 詢，即進一次中斷就把積累的所有任務都處理完再退出?，F(xiàn)象四：存儲器接口的時序都是廠家默認的配置，不用修改的點評：BSP對存儲 器接口設置的默認值都是按最保守的參數(shù)設置的，在實際應用中應結合總線工作頻率和等待周期等參數(shù)進行合理調配。有時把頻率降低反而可提高效率，如RAM的 存取周期是70ns，總線頻率為40M時，設3個周期的存取時間，即75ns即可；若總線頻率為50M時，必須設為4個周期，實際存取時間卻放慢到了 80ns?，F(xiàn)象五：一個CPU處理不過來，就用兩個分布處理，處理能力可提高一倍 點評：對于搬磚頭來說，兩個人應該比一個人的效率高一倍；對于作畫來說，多一個人只能幫倒忙。使用幾個CPU需對業(yè)務有較多的了解后才能確定，盡量減少兩個CPU間協(xié)調的代價，使1+1盡可能接近2，千萬別小于1?，F(xiàn)象六：這個CPU帶有DMA模塊，用它來搬數(shù)據肯定快點 評：真正的DMA是由硬件搶占總線后同時啟動兩端設備，在一個周期內這邊讀，那邊些。但很多嵌入CPU內的DMA只是模擬而已，啟動每一次DMA之前要做 不少準備工作（設起始地址和長度等），在傳輸時往往是先讀到芯片內暫存，然后再寫出去，即搬一次數(shù)據需兩個時鐘周期，比軟件來搬要快一些（不需要取指令，沒有循環(huán)跳轉等額外工作），但如果一次只搬幾個字節(jié)，還要做一堆準備工作，一般還涉及函數(shù)調用，效率并不高。所以這種DMA只對大數(shù)據塊才適用。四：信號完整性現(xiàn)象一：這些信號都經過仿真了，絕對沒問題 點 評：仿真模型不可能與實物一模一樣，連不同批次加工的實物都有差別，就更別說模型了。再說實際情況千差萬別，仿真也不可能窮舉所有可能，尤其是串擾。曾經 有一教訓是某單板只有特定長度的包極易丟包，最后的原因是長度域的值是0xFF，當這個數(shù)據出現(xiàn)在總線上時，干擾了相鄰的WE信號，導致寫不進RAM。其 它數(shù)據也會對WE產生干擾，但干擾在可接受的范圍內，可是當8位總線同時由0邊1時，附近的信號就招架不住了。結論是仿真結果僅供參考，還應留有足夠的余 量?，F(xiàn)象二：100M的數(shù)據總線應該算高頻信號，至于這個時鐘信號頻率才8K，問題不大點評：數(shù)據總線的值一般是由控制信號或時鐘 信號的某個邊沿來采樣的，只要爭對這個邊沿保持足夠的建立時間和保持時間即可，此范圍之外有干擾也罷過沖也罷都不會有多大影響（當然過沖最好不要超過芯片 所能承受的最大電壓值），但時鐘信號不管頻率多低（其實頻譜范圍是很寬的），它的邊沿才是關鍵的，必須保證其單調性，并且跳變時間需在一定范圍內?，F(xiàn)象三：既然是數(shù)字信號，邊沿當然是越陡越好