【文章內容簡介】 AT89C51 的指標已經能夠滿足要求。 而對于實驗環(huán)境的限制，能選 擇的 CPLD 有限，所以根據實驗室的情況選用了 XILINX公司的 XC9572。 由于等精度數字頻率計涉及到的計算包括加、減、乘、除，耗用的資源比較大。因此，我們選擇單片機和 CPLD 的結合來實現。單片機控制電路如圖 所示，其中單片機完成整個測量電路的測試控制、數據處理和顯示輸出； CPLD 完成各種測試功能；鍵盤信號由 89C51 單片機進行處理，它從 CPLD 讀回計數器數據并進行運算，然后向顯示電路輸出測量結果。 等精度數字頻率計電路系統 原理框圖如圖 所示。 系統的基本工作方式如下： (1) P2 口是單片機與 CPLD 的數據傳送通信口 ,P0 口為雙向控制口。 P3 口利用鍵盤顯示管理芯片 ZLG7289 作為數碼管顯示，實現數據顯示。系統的 P1 口設置 5 個功能鍵：占空比、脈寬、周期、頻率、自檢，進行各測試功能的轉換。 (2) 7 個 LED 數碼管組成測量數據顯示器，另一個獨立的數碼管用于狀態(tài)顯示。 12 (3) Fs 為測頻標準頻率 50MHz 信號輸入端，由晶體振蕩源電路提供。 (4) Fx 為被測信號輸入，此待測信號是經放大整形后輸入 CPLD 的。 圖 等精度數字頻率計電路系統原理框圖 標準頻率信號源 本設計采 用 50MHZ 的晶體振蕩器產生標準頻率方波信號 (頻標 )供數字測 量 電路使用。 由公式 (28)及其討論可知，多周期同步等精度測量法所達到的測量精度和系統時鐘源的精度量級相近。 晶體振蕩器采用恒溫晶振，穩(wěn)定度 可以達到 為： 107／ 24小時。 數碼管顯示模塊 從實驗條件等實際出發(fā)考慮，數碼管顯示模塊采用了 ZLG7289。 ZLG7289 是一片具有串行接口的，可同時驅動 8位共陰式數碼管的顯示驅動芯片，同時還可連接多達 64 鍵的鍵盤矩陣，單片即可完成 LED 顯示的全部功能。 ZLG7289 具有 14 的特點和豐富的指令系統，使 得由其組成的 LED 顯示和鍵盤電路具有外圍電路簡單，功能強大，使用方便，可靠性高，與 MCU 接口簡單等特點，是 LED 顯示和鍵盤電路的首選器件。 ZLG7289 與單片機的連接如下圖 所示。 圖 ZLG7289與單片機的連接 因為本設計用 等精度測頻的 方法，預置門時間為 1s，在 標準 頻率信號為 50MHz 的情況下，可以算出測量精度為電路中采用了 8 位 LED 顯示器 .其中 7個 LED 數碼管組成測量數據顯示器，另一個獨立的數碼管用于狀態(tài)顯示。當測頻率時，有顯示指示，為了保證頻率計有足夠的顯示時間，并且在打開門控信號 之前，要先清零，以使測量數字計數器每次從零開始計數。 15 第三章 系統軟件設計 設計包括頻率計的測頻模塊和利用對單片機的編程 。 單片機的編程又由三部分構成：對 CPLD 的數據讀取及控制信號輸出，鍵盤電路的掃描以及數碼管顯示輸出。 CPLD 測頻專用模塊的設計 利用 VHDL 設計的測頻模塊主邏輯結構如圖 所示 ， 8 圖 等精度頻率計 主邏輯結構圖 圖 中，預置門控信號 CL可由單片機發(fā)出，可以證明，在 1秒至 秒間選擇的范圍內， CL 的時間寬度對測頻精度幾乎沒有影響，在此設其寬度為 Tpr。 BZH 和 TF模塊是兩個可控的 32 位高速計數器， BENA 和 ENA 分別是他們的允許信號端，高電平有效。標準頻率信號從 BZH 的時鐘輸入端 BLCK 輸入，設其頻率為 Fs；經整形后的被測信號從與 BZH 相似的 32 位計數器 TF 的時鐘輸入端 TCLK 輸入，設其真實頻率值為 XEF ，被測量頻率為 XF 。測頻原理說明如下： 測頻開始前，首先發(fā)出一個清零信號 CLR，使兩個計數器和 D 的觸發(fā)器置零， 同時通過信號 ENA，禁止兩個計數器計數。這是一個初始化的操作。然后由單片機發(fā)出允許測頻命令，即令預置門控信號 CL為高電平，這時 D觸發(fā)器要一直等到被測信號的上升沿通過時 Q 端才被置 1（即令 START 為高電平），與此同時，將同時啟動計數器 BZH 和TF，進入計數允許周期。在此期間， BZH 和 TF 分別對被測信號（頻率為 XF ）和標準頻率信號（頻率為 Fs）同時計 數。當 Tpr 秒后，預置門信號被單片機置為低電平，但此時 16 兩個計數器并沒有停止計數，一直等到被測信號的上升沿到來時，才通過 D 觸發(fā)器將這兩個計數器同時關閉。 被測頻率值為 XF ，標準頻率值為 Fs,設在一次預置門時間 Tpr 中對被測信號計數值為 Nx,對標準頻率信號的計數值為 Ns,則下式成立 : SX XSFF NN? (31) 不難得到測得的頻率為 : FX=FS NX／ NS (32) 最后通過控制 SEL 選擇信號和 64 位至 8 位的多路選擇器 MUX，將計數器 BHZ 和 TF中的兩個 32 位數據按照 SEL[2..0]的編碼次序，分 8 次依次讀入單片機，并按照各個模塊的計算公式進行計算和顯示。 頻率計 CPLD部分的 VHDL 程序 根據圖 的主邏輯結構圖和 圖 的測控時序，以及測頻原理，可以寫出相應的VHDL 功能描述。相應的 RTL 電路圖如圖 。 頻率計 CPLD 部分的 VHDL 程序設計如下： LIBRARY IEEE。 等精度頻率計 CPLD 設計部分 USE 。 USE 。 ENTITY etester IS PORT(BCLK:IN STD_LOGIC。 標準頻率時鐘信號 clock2， 50MHZ TCLK:IN STD_LOGIC。 待測頻率時鐘信號 CLR:IN STD_LOGIC。 清零和初始化信號 CL:IN STD_LOGIC。 當 SPUL 為高電平時， CL 為預置門控信號，用于測頻計數 時間控制當 SPUL 為低電平時， CL 為測脈寬控制信號 CL 高電平時測高電平脈寬而當 CL 為低電平時，測低電平脈寬 SPUL:IN STD_LOGIC。 測頻或測脈寬控制 START:OUT STD_LOGIC。 起始計數標志信號 EEND:OUT STD_LOGIC。 由低電平變到高電平時指示脈寬計數結束 SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 數據讀出選同控制 DATA:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 8 位數據讀出 17 END etester。 ARCHITECTURE behav OF etester IS SIGNAL BZQ : STD_LOGIC_VECTOR(31 DOWNTO 0)。 標準計數器 SIGNAL TSQ : STD_LOGIC_VECTOR(31 DOWNTO 0)。 測頻計數器 SIGNAL ENA : STD_LOGIC。 計數使能 SIGNAL MA, CLK1, CLK2, CLK3: STD_LOGIC。 SIGNAL Q1, Q2, Q3, BENA, PUL: STD_LOGIC。 SIGNAL SS: STD_LOGIC_VECTOR (1 DOWNTO 0)。 BEGIN START = ENA。 DATA = BZQ(7 DOWNTO 0) WHEN SEL=000 ELSE 標準頻率計數低 8 位輸出 BZQ (15 DOWNTO 8) WHEN SEL=001 ELSE BZQ (23 DOWNTO 16) WHEN SEL=010 ELSE BZQ(31 DOWNTO 24) WHEN SEL=011 ELSE 標準頻率計數值最高 8 位輸出 TSQ(7 DOWNTO 0) WHEN SEL=100 ELSE 待測頻率計數值最低 8 位輸出 SQ (15 DOWNTO 8) WHEN SEL=101 ELSE TSQ (23 DOWNTO 16) WHEN SEL=110 ELSE TSQ(31 DOWNTO 24) WHEN SEL=111 ELSE 待測頻率計數值最高 8 位輸出 TSQ (31 DOWNTO 24)。 BZH : PROCESS(BCLK, CLR) 標準頻率測試計數器，標準計數器 BEGIN IF CLR = 39。139。 THEN BZQ = (OTHERS=39。039。)。 ELSIF BCLK39。EVENT AND BCLK = 39。139。 THEN IF BENA = 39。139。 THEN BZQ = BZQ + 1。 END IF。 END IF。 END PROCESS。 TF : PROCESS(TCLK, CLR, ENA) 待測頻率計數器，測頻計數器 BEGIN IF CLR = 39。139。 THEN TSQ = (OTHERS=‘0’)。 ELSIF TCLK39。EVENT AND TCLK = 39。139。 THEN IF ENA = 39。139。 THEN TSQ = TSQ + 1。 END IF。 18 END IF。 END PROCESS。 PROCESS (TCLK, CLR) BEGIN IF CLR = 39。139。 THEN ENA = ‘0’。 ELSIF TCLK39。EVENT AND TCLK=39。139。 THEN ENA = CL。 END IF。 END PROCESS。 MA=(TCLK AND CL) OR NOT(TCLK OR CL) 。 測脈寬邏輯 CLK1=NOT MA 。 CLK2=MA AND Q1 。 CLK3=NOT CLK2。 SS=Q2 amp。 Q3； DD1: PROCESS (CLK1, CLR) BEGIN IF CLR = 39。139。 THEN Q1 = ‘0’。 ELSIF CLK139。EVENT AND CLK1 = 39。139。 THEN Q1 = ‘1’。 END IF。 END PROCESS。 DD2: PROCESS (CLK2, CLR) BEGIN IF CLR = 39。139。 THEN Q2 = ‘0’。 ELSIF CLK239。EVENT AND CLK2 = 39。139。 THEN Q2 = ‘1’。 END IF。 END PROCESS。 DD3: PROCESS (CLK3, CLR) BEGIN IF CLR = 39。139。 THEN Q3 = ‘0’。 ELSIF CLK339。EVENT AND CLK3 = 39。139。 THEN Q3 = ‘1’。 END IF。 END PROCESS。 PUL=39。139。 WHEN SS=10 ELSE 當 SS=“ 10”時， PUL 高電平，允許標準計數器計數 39。039。 。 禁止計數 EEND=39。139。 WHEN SS=11 ELSE EEND 為低電平時，表示正在計數，由低電平變到高電平 39。039。 時，表示計數結束，可以從標準計數器中讀數據了 19 BENA=ENA WHEN SPUL=39。139。 ELSE 標準計數器時鐘使能控制信號，當 SPUL 為 1 時，測頻率 PUL WHEN SPUL=39。039。 ELSE 當 SPUL 為 0 時，測脈寬和占空比 PUL。 END behav。 利用 VHDL 設計的測頻模塊其中有關的接口信號規(guī)定如下： BCLK：標準頻率輸入信號， 50MHz。 TCLK：待測頻率輸入信號， – 10