【文章內(nèi)容簡(jiǎn)介】 OUT 主設(shè)備 4 IN OUT 主設(shè)備 5 總線(xiàn)請(qǐng)求 總線(xiàn)忙 +5V 仲裁線(xiàn) 總線(xiàn) 38 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 總線(xiàn)操作與時(shí)序 ? 總線(xiàn)操作 ：計(jì)算機(jī)系統(tǒng)中，通過(guò)總線(xiàn)進(jìn)行信息交換的過(guò)程稱(chēng)為總線(xiàn)操作 ? 總線(xiàn)周期 ：總線(xiàn)設(shè)備完成一次完整信息交換的時(shí)間 ? 讀 /寫(xiě)存儲(chǔ)器周期 ? 讀 /寫(xiě) IO口周期 ? DMA周期 ? 中斷周期 ? 多主控制器 系統(tǒng)，總線(xiàn)操作周期一般分為 四個(gè)階段 ? 總線(xiàn)請(qǐng)求及仲裁階段、尋址階段、傳數(shù)階段和結(jié)束階段 ? 單個(gè)主控制器 系統(tǒng)，則只需要尋址和傳數(shù)兩個(gè)階段 39 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 總線(xiàn)主控制器的作用 ? 總線(xiàn)系統(tǒng)的資源分配與管理 ? 提供總線(xiàn)定時(shí)信號(hào)脈沖 ? 負(fù)責(zé)總線(xiàn)使用權(quán)的仲裁 ? 不同總線(xiàn)協(xié)議的轉(zhuǎn)換和不同總線(xiàn)間數(shù)據(jù)傳輸?shù)木彌_ 40 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 總線(xiàn)時(shí)序 ? 總線(xiàn)時(shí)序 是指總線(xiàn)事件的協(xié)調(diào)方式，以實(shí)現(xiàn)可靠的尋址和數(shù)據(jù)傳送 ? 總線(xiàn)時(shí)序類(lèi)型 ?同步 ：所有設(shè)備都采用一個(gè)統(tǒng)一的時(shí)鐘信號(hào)來(lái)協(xié)調(diào)收發(fā)雙方的定時(shí)關(guān)系 ?異步 ：依靠傳送雙方互相制約的握手(handshake)信號(hào)來(lái)實(shí)現(xiàn)定時(shí)控制 ?半同步 ：具有同步總線(xiàn)的高速度和異步總線(xiàn)的適應(yīng)性 41 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 同步并行總線(xiàn)時(shí)序 ? 特點(diǎn) ? 系統(tǒng)使用 同一時(shí)鐘信號(hào) 控制各模塊完成數(shù)據(jù)傳輸 ? 一般 一次讀寫(xiě)操作可在一個(gè)時(shí)鐘周期內(nèi)完成，時(shí)鐘前、后沿分別指明總線(xiàn)操作周期的開(kāi)始和結(jié)束 ? 地址、數(shù)據(jù)及讀 /寫(xiě)等控制信號(hào)可在時(shí)鐘沿處改變 ? 優(yōu)點(diǎn)： 電路設(shè)計(jì)簡(jiǎn)單，總線(xiàn)帶寬大，數(shù)據(jù)傳輸速率快 ? 缺點(diǎn)： 時(shí)鐘以最慢速設(shè)備為準(zhǔn)，高速設(shè)備性能將受到影響 同步時(shí)鐘 地址信號(hào) 數(shù)據(jù)信號(hào) 控制信號(hào) 延時(shí) 42 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 異步并行總線(xiàn)時(shí)序 ? 特點(diǎn)：系統(tǒng)中可以 沒(méi)有統(tǒng)一的時(shí)鐘源 ，模塊之間依靠各種聯(lián)絡(luò)（握手）信號(hào)進(jìn)行通信，以確定下一步的動(dòng)作 ? 優(yōu)點(diǎn)： 全互鎖方式可靠性高，適應(yīng)性強(qiáng) ? 缺點(diǎn)： 控制復(fù)雜，交互的聯(lián)絡(luò)過(guò)程會(huì)影響系統(tǒng)工作速度 地址信號(hào) 數(shù)據(jù)信號(hào) 主設(shè)備 聯(lián)絡(luò)信號(hào) 從設(shè)備 聯(lián)絡(luò)信號(hào) ① ③ ② ① 準(zhǔn)備好接收 （ M發(fā)送地址信號(hào)） ③ 已收到數(shù)據(jù) （ M撤銷(xiāo)地址信號(hào)） ④ ④ 完成一次傳送 （ S撤銷(xiāo)數(shù)據(jù)信號(hào)） ② 已送出數(shù)據(jù) （ S發(fā)送數(shù)據(jù)信號(hào)） 43 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 半同步并行總線(xiàn)時(shí)序 ? 特點(diǎn)：同時(shí)使用主模塊的 時(shí)鐘信號(hào) 和從模塊的 聯(lián)絡(luò)信號(hào) ? 優(yōu)點(diǎn)： 兼有同步總線(xiàn)的速度和異步總線(xiàn)的可靠性與適應(yīng)性 ?Ready信號(hào)可作為慢速設(shè)備的異步聯(lián)絡(luò)信號(hào) ?CLK信號(hào)作為快速設(shè)備的同步時(shí)鐘信號(hào) 44 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 總線(xiàn)標(biāo)準(zhǔn) ? 總線(xiàn)標(biāo)準(zhǔn)包括： ?邏輯規(guī)范：邏輯信號(hào)電平 ?時(shí)序規(guī)范 ?電氣規(guī)范 ?機(jī)械規(guī)范 ?通信協(xié)議 45 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) SoC的片內(nèi)總線(xiàn) ? 片上總線(xiàn)特點(diǎn) ?簡(jiǎn)單高效 ? 結(jié)構(gòu)簡(jiǎn)單：占用較少的邏輯單元 ? 時(shí)序簡(jiǎn)單：提供較高的速度 ? 接口簡(jiǎn)單：降低 IP核連接的復(fù)雜性 ?靈活，具有可復(fù)用性 ? 地址 /數(shù)據(jù)寬度 可變、 互聯(lián)結(jié)構(gòu) 可變、 仲裁機(jī)制 可變 ?功耗低 ? 信號(hào)盡量不變、 單向信號(hào)線(xiàn) 功耗低、時(shí)序簡(jiǎn)單 ? 片內(nèi)總線(xiàn)標(biāo)準(zhǔn) ?ARM的 AMBA 、 IBM的 CoreConnect ?Silicore的 Wishbone、 Altera的 Avalon 46 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) ARM的 AMBA: Advanced Microcontroller Bus Architecture ? 先進(jìn) 高性能總線(xiàn) AHB （ Advanced Highperformance Bus） ? 適用于高性能和高吞吐設(shè)備之間的連接，如 CPU、 片上存儲(chǔ)器、 DMA設(shè)備、 DSP等 ? 先進(jìn) 系統(tǒng)總線(xiàn) ASB（ Advanced System Bus） ? 適用于高性能系統(tǒng)模塊。與 AHB的主要不同是讀寫(xiě)數(shù)據(jù)采用了一條雙向數(shù)據(jù)總線(xiàn) ? 先進(jìn) 外設(shè)總線(xiàn) APB（ Advanced Peripheral Bus） ? 適用于低功耗外部設(shè)備，經(jīng)優(yōu)化減少了功耗和接口復(fù)雜度 ? 適合較復(fù)雜的應(yīng)用，需要遵守較簡(jiǎn)單的操作協(xié)議；擁有眾多的第三方支持 47 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) AMBA總線(xiàn) 48 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) 高性能 ARM核 高性能片上 RAM 高性能 DMAC核 高帶寬片外存儲(chǔ)器接口 橋 鍵盤(pán) UART Timer PIO AHB or ASB APB 49 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) IBM CoreConnect ? 處理器 局部總線(xiàn) PLB（ Processor Local Bus） ? 高帶寬、低延遲、高性能 ? 連接高速 CPU核、高速 MEM控制器、高速 DMAC等高性能設(shè)備 ? 片內(nèi)的 外設(shè)總線(xiàn) OPB（ Onchip Peripheral Bus） ? 連接低性能設(shè)備，減少其對(duì) PLB的性能影響 ? 通過(guò) OPB橋?qū)崿F(xiàn) PLB主設(shè)備和 OPB從設(shè)備的數(shù)據(jù)傳輸 ? 設(shè)備 控制寄存器總線(xiàn) DCR（ Device Control Register） ? 用于配置 PLB設(shè)備和 OPB設(shè)備的狀態(tài)寄存器和控制寄存器 ? 減輕 PLB總線(xiàn)在低性能狀態(tài)下的負(fù)荷 ? 方案完整，但一般用于高性能系統(tǒng)設(shè)計(jì)中（如工作站），不太適合簡(jiǎn)單的嵌入式系統(tǒng)應(yīng)用 50 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) CoreConnect總線(xiàn)結(jié)構(gòu)框圖 Embedded System 高性能 CPU核 高速 存儲(chǔ)器 仲裁 DMAC 核 外部總線(xiàn)結(jié)構(gòu) 接口 OPB 橋 Keyboard UART Timer PIO PLB OPB DCR 51 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) Silicore的 Wishbone ? 定義了一條高速總線(xiàn)的 信號(hào)和總線(xiàn)周期 。在復(fù)雜系統(tǒng)中可采用兩條 Wishbone總線(xiàn)分別連接高速和低速設(shè)備，兩條總線(xiàn)之間的接口簡(jiǎn)單 ? 提供了 4種互連方式 ：兩個(gè) IP核的點(diǎn)到點(diǎn)連接；多個(gè)串行 IP核的數(shù)據(jù)流連接；多個(gè) IP核的共享總線(xiàn)連接、高吞吐量的交叉開(kāi)關(guān) ? 完全免費(fèi)，開(kāi)發(fā)性強(qiáng)；結(jié)構(gòu)簡(jiǎn)單、互連靈活；通常應(yīng)用于簡(jiǎn)單的嵌入式控制器和一些高速系統(tǒng)中，但對(duì)高性能系統(tǒng)的支持不夠 52 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) Altera的 Avalon ? 主要用于 Altera公司的 NIOS軟核 系統(tǒng)中實(shí)現(xiàn) SOPC ? 規(guī)定了 主設(shè)備和從設(shè)備 之間進(jìn)行連接的端口和通信時(shí)序，配置簡(jiǎn)單，可由 EDA工具（ SOPC Builder）快速生成 ? 采用 從設(shè)備仲裁 技術(shù)，允許多個(gè)主設(shè)備真正同步操作，優(yōu)化了數(shù)據(jù)流，提高了系 統(tǒng)的吞吐量 53 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) Avalon的交換式總線(xiàn)結(jié)構(gòu) 54 林水生 2023 電子科技大學(xué) 通信與信息工程學(xué)院 微處理器系統(tǒng)結(jié)構(gòu)與嵌入式系統(tǒng)設(shè)計(jì) AMBA總線(xiàn) ? AMBA總線(xiàn)規(guī)范是由 ARM公司推出的一種用于高性能嵌入式微處理器設(shè)計(jì)的片上總線(xiàn)標(biāo)準(zhǔn)，由于 AMBA總線(xiàn)的開(kāi)放性和其本身的高性能，以及由于 ARM處理器的廣泛應(yīng)用，AMBA已成為 SOC設(shè)計(jì)中使用最廣泛的總線(xiàn)標(biāo)準(zhǔn)。 ? 目前 AMBA 總線(xiàn)規(guī)范的版本為 ，它定義了三組不同的總線(xiàn)： A