【文章內(nèi)容簡(jiǎn)介】 的高、低電平狀態(tài)外，還有一個(gè)高阻抗?fàn)顟B(tài)，在高阻抗?fàn)顟B(tài)時(shí)，輸出端與外部連接線路隔離。三態(tài)門(mén)的這個(gè)特點(diǎn)使得在一根導(dǎo)線 (常稱為數(shù)據(jù)總線 )上可以連接多個(gè)三態(tài)門(mén)的輸出端，輪流接收來(lái)自不同三態(tài)門(mén)的信號(hào)。當(dāng)然，數(shù)據(jù)總線在接收某個(gè)三態(tài)門(mén)信號(hào)時(shí)，其他三態(tài)門(mén)必須處于高阻狀態(tài)。? 三態(tài)與非門(mén)的邏輯符號(hào)如圖所示，除了輸入、輸出端外還有一個(gè)使能端 E。使能是指當(dāng)使能端有效時(shí)，按與非邏輯工作，當(dāng)使能端無(wú)效時(shí)，三態(tài)門(mén)處于高阻狀態(tài)。使能端有個(gè)小圓圈表示在低電平時(shí)有效，使能端沒(méi)有小圓圈則表示在高電平時(shí)有效。概述 +項(xiàng)目 1任務(wù)二 1位二進(jìn)制數(shù)加法器的制作? 知識(shí)要求：? 掌握集成 TTL門(mén)電路 (74LS00， 74LS86)的功能；掌握 1位二進(jìn)制數(shù)的加法運(yùn)算；學(xué)會(huì)化簡(jiǎn)邏輯函數(shù)；了解 4位二進(jìn)制集成加法器；學(xué)會(huì)一般的組合邏輯電路的分析和設(shè)計(jì)方法。? 技能要求：? 學(xué)會(huì)使用萬(wàn)用表、穩(wěn)壓電源、電烙鐵；學(xué)會(huì)萬(wàn)能板的使用和焊接、電阻和發(fā)光二極管的使用；學(xué)會(huì)認(rèn)識(shí)和連接電路圖；學(xué)會(huì) 74LS00和 74LS86使用。概述 +項(xiàng)目 1? 1．集成 TTL門(mén)電路 74LS00和 74LS86的功能? 74LS00 42輸入與非門(mén)的引腳排列如圖 118所示。? 74LS86是異或門(mén)，實(shí)現(xiàn)異或運(yùn)算。異或運(yùn)算的規(guī)律是： A、 B取值相同時(shí)（即 A=B=0及 A=B=1）時(shí) Y=0， A、 B取值不同（即 A=0、 B=1及 A= B=0）時(shí) Y=1。它的邏輯符號(hào)和引腳排列如圖 119所示。 圖 118 TTL74LS00引腳圖圖 119 異或門(mén)邏輯符號(hào)和 TTL74LS86引腳圖概述 +項(xiàng)目 1? 半加器? 半加器（ Half Adder），簡(jiǎn)稱 HA。能對(duì) 1位二進(jìn)制數(shù)進(jìn)行相加而求得和及進(jìn)位的邏輯電路稱為半加器。它只將兩個(gè) 1位二進(jìn)制數(shù)相加，而不考慮低位來(lái)的進(jìn)位。? 設(shè)兩個(gè)加數(shù)分別用 A、 B表示，和用 S表示，向高位的進(jìn)位用 C表示，根據(jù)半加器的功能及二進(jìn)制加法運(yùn)算規(guī)則，可以列出真值表，如表所示。? 可得半加器的邏輯表達(dá)式為：? 半加器可以用一個(gè)異或門(mén)和一個(gè)與門(mén)構(gòu)成的電路來(lái)實(shí)現(xiàn)。A B S C0 0 0 00 1 1 01 0 1 01 1 0 1(a)邏輯電路 (b)邏輯符號(hào)概述 +項(xiàng)目 1? 全加器? 全加器（ Full Adder），簡(jiǎn)稱 FA。除兩個(gè) 1位二進(jìn)制數(shù)相加以外，還與低位向本位的進(jìn)位數(shù)相加，稱之為全加，所構(gòu)成的電路稱為全加器。? 表中 Ci1為低位來(lái)的進(jìn)位， Ai和 Bi分別為本位的被加數(shù)和加數(shù)， Si為本位的和， Ci為向高一位的進(jìn)位。Ai Bi Ci1 Si Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1概述 +項(xiàng)目 1? 多位全加器? 實(shí)現(xiàn)多位二進(jìn)制數(shù)相加的電路稱為加法器。按照進(jìn)位方式不同，加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種 。? 串行進(jìn)位加法器? 把 n位全加器串聯(lián)起來(lái)，低位全加器的進(jìn)位輸出連接到相鄰的高位全加器的進(jìn)位輸入，便構(gòu)成了 n位串行進(jìn)位加法器。下圖所示為 4位串行進(jìn)位加法器的邏輯圖。其低位進(jìn)位輸出端依次連至相鄰高位的進(jìn)位輸入端，最低位進(jìn)位輸入端接地。因此，高位數(shù)的相加必須等到低位運(yùn)算完成后才能進(jìn)行，這種進(jìn)位方式稱為串行進(jìn)位。運(yùn)算速度較慢。概述 +項(xiàng)目 1? 超前進(jìn)位加法器? 為了提高運(yùn)算速度，在邏輯設(shè)計(jì)上采用超前進(jìn)位的方法，即每一位的進(jìn)位根據(jù)各位的輸入同時(shí)預(yù)先形成，而不需要等到低位送來(lái)后才形成。其進(jìn)位數(shù)直接由加數(shù)、被加數(shù)和最低位進(jìn)位數(shù)形成。各位運(yùn)算并行進(jìn)行，運(yùn)算速度快。? 邏輯函數(shù)的公式化簡(jiǎn)法? 所謂公式化簡(jiǎn)法就是用學(xué)過(guò)的公式和定理對(duì)邏輯函數(shù)進(jìn)行化簡(jiǎn)的方法。公式化簡(jiǎn)法中常常用到的方法及公式和定理有以下幾種：? 并項(xiàng)法：利用公式 ，將兩項(xiàng)合并為一項(xiàng)，并消去一個(gè)變量。例如：概述 +項(xiàng)目 1? 吸收法： (1)利用公式 ，消去多余的項(xiàng)。例如 ? (2)利用公式 ，消去多余的變量。例如 ? 配項(xiàng)法： (1)利用公式 ，為某一項(xiàng)配上其所缺的變量，以便用其他方法進(jìn)行化簡(jiǎn)。例如：概述 +項(xiàng)目 1? （ 2）利用公式 ，為某項(xiàng)配上其所能合并的項(xiàng)。例如：? 消去冗余項(xiàng)法：利用冗余律 ，將冗余項(xiàng) BC消去。例如：概述 +項(xiàng)目 1? 卡諾圖的構(gòu)成? 將邏輯函數(shù)真值表中的最小項(xiàng)重新排列成矩陣形式，并且使矩陣的橫方向和縱方向的邏輯變量的取值按照格雷碼的順序排列，這樣構(gòu)成的圖形就是卡諾圖。圖 124所示分別是 2變量、 3變量和 4變量的卡諾圖。 (a) 2變量卡諾圖 (b) 3變量卡諾圖 (c) 4變量卡諾圖圖 124 卡諾圖的構(gòu)成概述 +項(xiàng)目 1? 邏輯函數(shù)在卡諾圖上的表示? 如果邏輯函數(shù)是以真值表或者以最小項(xiàng)表達(dá)式給出的，只要在卡諾圖上那些與給定邏輯函數(shù)最小項(xiàng)相對(duì)應(yīng)的方格內(nèi)填入 1，其余的方格內(nèi)填入 0，即得到該函數(shù)的卡諾圖。? 例如，下表所示的函數(shù) Y，在卡諾圖中對(duì)應(yīng)于 ABC取值分別為 000、 01 100及 111的方格內(nèi)填入 1，其余方格內(nèi)填入 O，即得到如圖 125所示的卡諾圖。A B C Y0 0 0 10 0 1 00 1 0 00 1 1 11 0 0 11 0 1 01 1 0 01 1 1 1概述 +項(xiàng)目 1? 卡諾圖的性質(zhì)? 卡諾圖具有如下性質(zhì)：? 卡諾圖上任何兩個(gè)標(biāo) 1的相鄰最小項(xiàng)，可以合并為一項(xiàng)，并消去一個(gè)變量，如圖 128所示。? 卡諾圖上任何 4個(gè)標(biāo) 1的相鄰最小項(xiàng)，可以合并為一項(xiàng)，并消去兩個(gè)變量，如圖 129所示。? 卡諾圖上任何 8個(gè)標(biāo) 1的相鄰最小項(xiàng)，可以合并為一項(xiàng)，并消去 3個(gè)變量 ，如圖 130所示。圖 128兩個(gè)相鄰最小項(xiàng)合并的情況 圖 129 4個(gè)相鄰最小項(xiàng)合并的情況概述 +項(xiàng)目 1? 由上述性質(zhì)可知，相鄰最小項(xiàng)的數(shù)目必須為 2i個(gè)才能合并為一項(xiàng)，并消去 i個(gè)變量。包含的最小項(xiàng)數(shù)目越多，即由這些最小項(xiàng)所形成的圈越大，消去的變量也就越多，從而所得受的邏輯表達(dá)式就越簡(jiǎn)單。這就是利用卡諾圖化簡(jiǎn)邏輯函數(shù)的基本原理。圖 130 8個(gè)相鄰最小項(xiàng)合并的情況概述 +項(xiàng)目 1? 圖形法化簡(jiǎn)的基本步驟? 根據(jù)上述原理，利用卡諾圖化簡(jiǎn)邏輯函數(shù)可按以下步驟進(jìn)行：? ① 將邏輯函數(shù)正確地用卡諾圖表示出來(lái)。? ② 合并最小項(xiàng)。在合并畫(huà)圈時(shí)，每個(gè)圈所包含的方格數(shù)目必須為 2i個(gè)，并可根據(jù)需要將一些方格同時(shí)畫(huà)在幾個(gè)圈內(nèi)，但每個(gè)圈都要有新的方格，否則它就是多余的，同時(shí)不能漏掉任何一個(gè)方格。此外，要求圈的個(gè)數(shù)最少，并且每個(gè)圈所包圍的方格數(shù)目最多，這樣化簡(jiǎn)后函數(shù)的乘積項(xiàng)最少，且每個(gè)乘積項(xiàng)的變量也最少，即化簡(jiǎn)后的函數(shù)是最簡(jiǎn)的。? ③ 將代表每個(gè)圈的乘積項(xiàng)相加，即得函數(shù)的最簡(jiǎn)與或表達(dá)式。概述 +項(xiàng)目 1? 邏輯函數(shù)幾種表示方法之間的轉(zhuǎn)換? 由真值表到邏輯圖的轉(zhuǎn)換可按以下步驟進(jìn)行：? (1)根據(jù)真值表寫(xiě)出函數(shù)的與或表達(dá)式，或者畫(huà)出函數(shù)的卡諾圖。? (2)用公式法或者圖形法進(jìn)行化簡(jiǎn)，求出函數(shù)的最簡(jiǎn)與或表達(dá)式。? (3)根據(jù)函數(shù)的最簡(jiǎn)表達(dá)式畫(huà)邏輯圖，有時(shí)還要對(duì)與或表達(dá)式進(jìn)行適當(dāng)變換，才能畫(huà)出所需要的邏輯圖。? 例如，輸出變量 Y是輸入變量 A、 B、 C的函數(shù)，當(dāng) A、 B、 C的取值不一樣時(shí)， Y=1，否則， Y=O。列出此問(wèn)題的真值表，并畫(huà)出邏輯圖。? 解： (1)根據(jù)題意可以列出函數(shù)的真值表，如表 117所示。由真值表寫(xiě)出函數(shù)的邏輯表達(dá)式，為：? 根據(jù)真值表畫(huà)出函數(shù)的卡諾圖，如圖 134所示。概述 +項(xiàng)目 1A B C Y0 0 0 00 0 1 10 1 0 10 1 1 11 0 0 11 0 1 11 1 0 11 1 1 0表 117 函數(shù) Y的真值表圖 134 函數(shù) Y的卡諾圖(2)進(jìn)行化簡(jiǎn)。用圖形法，合并函數(shù)的最小項(xiàng)，得到函數(shù)的最簡(jiǎn)與或表達(dá)式為：(3)畫(huà)邏輯圖。根據(jù)上式可圓出函數(shù)的邏輯圖，如圖 135(a)所示。如果要用與非運(yùn)算符號(hào)畫(huà)邏輯圖，則應(yīng)先將函數(shù)的最簡(jiǎn)與或表達(dá)式轉(zhuǎn)換為最簡(jiǎn)與非 與非表達(dá)式：根據(jù)上式畫(huà)出的邏輯圖如圖 135(b)所示。(a) 用與、或、非邏輯符號(hào) (b) 用與非和非邏輯符號(hào)圖 135 函數(shù) Y的邏輯圖概述 +項(xiàng)目 1? 由邏輯圖到真值表的轉(zhuǎn)換? 由邏輯圖到真值表的轉(zhuǎn)換可按以下步驟進(jìn)行：? (1)從輸入到輸出或從輸出到輸入，用逐級(jí)推導(dǎo)的方法，寫(xiě)出各個(gè)輸出(變量 )函數(shù)的邏輯表達(dá)式。? (2)將得到的邏輯表達(dá)式化簡(jiǎn)，求出函數(shù)的最簡(jiǎn)與或表達(dá)式。? (3)將變量的各種可能取值組合代入與或表達(dá)式中進(jìn)行計(jì)算，并列出函數(shù)的真值表。? 例如，邏輯圖如下圖所示，列出輸出信號(hào) Y的真值表。概述 +項(xiàng)目 1? 解： (1)從輸入到輸出逐級(jí)寫(xiě)出各個(gè)輸出的邏輯表達(dá)式? (2)對(duì)邏輯表達(dá)式進(jìn)行化簡(jiǎn)，求出最簡(jiǎn)與或表達(dá)式 ? 3)進(jìn)行計(jì)算，列出真值表。 概述 +項(xiàng)目 1? 5．一般的組合邏輯電路的分析和設(shè)計(jì)方法? 組合邏輯電路的分析方法 ? 分析思路：根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關(guān)系，從而確定電路的邏輯功能。? 基本步驟：根據(jù)給定邏輯圖寫(xiě)出輸出邏輯式，并進(jìn)行必要的化簡(jiǎn)，根據(jù)真值表和邏輯表達(dá)式對(duì)邏輯電路進(jìn)行分析，判斷該電路所能完成的邏輯功能，做出簡(jiǎn)要的文字描述，或進(jìn)行改進(jìn)設(shè)計(jì)。? 例如要求分析圖 137所示邏輯電路的功能。? 解： (1)寫(xiě)出輸出邏輯函數(shù)式? (2)列邏輯函數(shù)真值表 概述 +項(xiàng)目 1? (3)分析邏輯功能? A、 B、 C三個(gè)輸入變量中，有奇數(shù)個(gè) 1時(shí)，輸出為 1，否則輸出為 0。因此，圖示電路為三位判奇電路，又稱奇校驗(yàn)電路。? 組合邏輯電路的基本設(shè)計(jì)方法? 設(shè)計(jì)思路：分析給定邏輯要求，設(shè)計(jì)出能實(shí)現(xiàn)該功能的組合邏輯電路。 ? 基本步驟：分析要求并列出真值表 → 求最簡(jiǎn)輸出邏輯式 → 畫(huà)邏輯圖。 ? 下面舉例說(shuō)明設(shè)計(jì)組合電路的方法和步驟。? 例：設(shè)計(jì)一個(gè)樓上、樓下開(kāi)關(guān)的控制邏輯電路來(lái)控制樓梯上的路燈，使之在上樓前，用樓下開(kāi)關(guān)打開(kāi)電燈，上樓后，用樓上開(kāi)關(guān)關(guān)掉電燈；或者在下樓前，用樓上開(kāi)關(guān)打開(kāi)電燈，下樓后，用樓下開(kāi)關(guān)關(guān)掉電燈。? 解： (1)分析給定的實(shí)際邏輯問(wèn)題，根據(jù)設(shè)計(jì)的邏輯要求列出真值表。? 設(shè)樓上開(kāi)關(guān)為 A，樓下開(kāi)關(guān)為 B，燈泡為 Y。并設(shè) A、 B閉合時(shí)為 1，斷開(kāi)時(shí)為 0；燈亮?xí)r Y為 l，燈滅時(shí) Y為 0。根據(jù)邏輯要求列出真值表。概述 +項(xiàng)目 1? (2)根據(jù)真值表寫(xiě)出邏輯函數(shù)的表達(dá)式并化簡(jiǎn)。? (3)根據(jù)集成芯片的類型變換邏輯