ch51半導(dǎo)體存儲(chǔ)器和pld(編輯修改稿)
2025-01-19 08:07 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 F 0 0 0 0 0 1 0 0 0 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 0 1 0 1 0 0 0 0 1 1 1 1 0 1 1 1 0 1 0 0 0 1 1 0 0 1 0 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 1 1 1 1 1 1 A3A2A1F1 6 1R A M（ L U T ）≥ 1ABCDFA0將真值表的輸出 0、 0、 0、 0、 0、 0、 0、 0、 0、 1依次存入 SRAM中的存儲(chǔ)單元 . 1. 可編程只讀存儲(chǔ)器 PROM 特點(diǎn)：與陣列固定、或陣列可編程 與陣列 ?最小項(xiàng) 或陣列 ?最小項(xiàng)的和項(xiàng) PLD的邏輯符號(hào)特殊表示方法 例：用 PROM實(shí)現(xiàn)以下邏輯函數(shù)： ????????????????CABABCCBAYCBACBAABCYCBACBAABCY210 對(duì)于大多數(shù)邏輯函數(shù)而言，并不需要使用全部最小項(xiàng)，造成浪費(fèi) CBA CBA CBA 例 用 ROM實(shí)現(xiàn)一個(gè) 2位二進(jìn)制加法器。 S0S1S2D0D1D2A0A1A2A3X1X0Y1Y01 6 3R O M 真值表中的輸出值 000、 00 0 01 000 01 100、 0 01 100、 10 01 100、101和 110依次存入 ROM的 16個(gè)字單元即可。 PLA（ Programmable Logic Array） 特點(diǎn)：與陣列、或陣列均可編程 ≥ 1ABCY0Y1Y2A N D陣 列O R陣 列?n 條輸 入 線 ?m 條 輸 入 線k 條 字 線 ??????????????????CABABCCBAYCBACBAABCYCBACBAABCBAABCY210例：用 PLA實(shí)現(xiàn)邏輯函數(shù) CBA CBA CBAABC可 編 程連 接 P1P2P3P4P5≥ 1Y0≥ 1Y1≥ 1Y2 PAL（ Programmable Array Logic） PAL的與陣列可編程，或陣列是固定的。 例 用 PAL實(shí)現(xiàn) 1位全加器。 AB CICIBACIBACIBAS ???? ACIBCIABCO ??? ≥ 1= 1I /OABS? ? 65410, mmmmmCBAF ?????? ? 732, mmmCBAF ???帶異或門(mén)的 PAL結(jié)構(gòu) m2 m3 m7 F(A,B,C) F(A,B,C) =1 0 當(dāng) EN為 0時(shí)，三態(tài)緩沖器輸出為高阻態(tài)，對(duì)應(yīng)的 I／ O引腳作為輸入使用； 當(dāng) EN為 1時(shí)，三態(tài)緩沖器處于工作狀態(tài)，對(duì)應(yīng)的 I／ O引腳作為輸出使用。 輸出端經(jīng)過(guò)一個(gè)互補(bǔ)輸出的緩沖器反饋到與邏輯陣列上。 EN 寄存器型輸出結(jié)構(gòu) PAL 適合于實(shí)現(xiàn)計(jì)數(shù)器、移位寄存器等時(shí)序邏輯電路 ? 陣列容量較小， 片內(nèi)觸發(fā)器資源不足 ,不能適用于規(guī)模較大的數(shù)字電路。 ? 輸入、輸出控制不夠完善，限制了芯片硬件資源的利用率和它與外部電路連接的靈活性。 ? 編程下載必須將芯片插入專用設(shè)備，使得編程不夠方便，設(shè)計(jì)人員 企盼提供一種更加直捷、不必拔插待編程芯片就可下載的編程技術(shù)。 存在的問(wèn)題 CPLD是由 簡(jiǎn)單可編程邏輯器件發(fā)展起來(lái)的 ,其主體結(jié)構(gòu)仍是與或陣列 。 自從 90年代初 Lattice公司高性能的具有在系統(tǒng)可編程 ISP(In System Programmable)功能的 CPLD以來(lái) ， CPLD獲得了迅速發(fā)展。 Altera 公司 MAX7000S系列， MAX3000A系列， MAX II系列。 基于 E2PROM工藝， ； 支持在系統(tǒng)編程（ In System Programmable， ISP）技術(shù)；
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