【文章內(nèi)容簡介】 邏輯 功能，可通 過對 EAB的 編 程， 產(chǎn) 生一個(gè) 查 找表 LUT，根據(jù) 查 表的 結(jié) 果來 實(shí)現(xiàn) 其 邏輯 功能。 1. 嵌入式 陣 列 塊 (EAB) Altera公司的 FPGA 組成：可編程 RAM輸入寄存器輸出寄存器局部互連通道控制電路輸出電路可編程 RAM： 用來存儲數(shù)據(jù)，實(shí)現(xiàn)邏輯功能。共有 2048字節(jié)的容量?？膳渲贸?2568 、 5124 、 10242 和20481 等多種規(guī)格的 RAM。 輸入寄存器： 用來完成暫存 RAM的輸入數(shù)據(jù)、地址信息和寫使能信號， 由 D觸發(fā)器和多路選擇器組成，可實(shí)現(xiàn)RAM的直接 輸入和寄存器輸入。 輸出寄存器： 用來暫存 RAM的輸出數(shù)據(jù)， 由 D觸發(fā)器和多路選擇器組成，可實(shí)現(xiàn) RAM的直接 輸出和寄存器輸出。 局部互連通道： 是一個(gè)可編程布線區(qū) , 為 EAB提供數(shù)據(jù)輸入、地址輸入、寫使能控制及寄存器的時(shí)鐘。其輸入來自行互連通路 , 輸出驅(qū)動(dòng)輸入寄存器和控制電路?？刂齐娐罚?由三個(gè)多路選擇器組成，為 RAM和輸入、輸出寄存器 提供寫使能信號和時(shí)鐘信號。 其輸入來自行互連通路、專用輸入及全局信號 。輸出電路： 由多路選擇器組成，用來完成 EAB的數(shù)據(jù)輸出和列互連通道向行互連通道的信息傳遞?？删幊?RAM專用輸入與全局信號 RESET Altera公司的 FPGA 邏輯陣列塊 LAB是由 8個(gè)邏輯單元 (LE)、兩條專用高速通路（進(jìn)位鏈和級聯(lián)鏈）、局部互連通道、控制電路和輸出驅(qū)動(dòng)電路等構(gòu)成。 2. 邏輯陣 列 塊 (LAB)邏輯單元： LE1~LE8 進(jìn)位鏈：級聯(lián)鏈： 進(jìn)位輸入和進(jìn)位輸出 級聯(lián)輸入和級聯(lián)輸出 控制電路： F1 輸出電路： F2和 F3 LE1LE2LE3LE4LE5LE6LE7LE8進(jìn)位輸入進(jìn)位輸出級聯(lián)輸入級聯(lián)輸出LAB控制信號專 用 輸 入與全局信號 列到行互 連 通道 Altera公司的 FPGA I/O引腳或借助 LAB局部互 連 的任何內(nèi)部信號直接 驅(qū)動(dòng) ， 專 用 輸 入端一般用作公共的 時(shí)鐘 、清除或置位信號。 LAB可 給 8個(gè) LE提供 4個(gè)控制信號， 2個(gè)可用作 時(shí)鐘 ， 2個(gè)用作清除 /置位 邏輯 控制。 LAB的控制信號可由 專 用 輸 入引腳、邏輯單 元（ LE）LE的組成： 四 輸 入的 查 找表 (LUT)、 進(jìn) 位 鏈 、 級聯(lián)鏈 、可 編 程觸 發(fā) 器復(fù)位 /置位 邏輯電 路、 時(shí)鐘選擇電 路、 輸 出 驅(qū)動(dòng)電 路 Altera公司的 FPGA 邏輯單元 LE ① 查找表 LUT 是一個(gè)函數(shù)發(fā)生器，它能快速計(jì)算四變量的任何邏輯函數(shù)。數(shù)據(jù)輸入來自 LAB的局部互連通道。 ② 可編程觸發(fā)器 可以設(shè)置成 D、 T、 JK或 RS觸發(fā)器的功能，其輸入信號由接在輸入端的多路選擇器控制，既可以選擇級聯(lián)鏈的輸出信號，也可以選擇來自 LAB互連通道的 DATA4的信號。 ③ 復(fù)位 /置位邏輯電路 為觸發(fā)器提供復(fù)位和置位信號。復(fù)位 /置位信號： LAB_CTRL1 LAB_CTRL2 RESET（總復(fù)位） DATA3④ 時(shí)鐘選通電路 為觸發(fā)器提供時(shí)鐘信號，使觸發(fā)器完成同步操作。 時(shí)鐘信號由專用時(shí)鐘輸入、全局信號、 I/O引腳和局部互連通道的內(nèi)部邏輯提供，分別為： LAB_CLK1 LAB_CLK2 ⑤ 輸出驅(qū)動(dòng)電路 由兩個(gè)多路選擇器組成，產(chǎn)生兩個(gè)輸出端，分別驅(qū)動(dòng)局部互連通道和快速互連通道。 每個(gè)輸出都可以形成兩種輸出方式：直接輸出（組合輸出）寄存器輸出 (時(shí)序輸出 ) Altera公司的 FPGA 邏輯單元 LE ⑥ 進(jìn)位鏈 實(shí)現(xiàn) n位全加器的進(jìn)位鏈操作 C0 A1B1A2B2AnBnS1S2SnCn Altera公司的 FPGA 邏輯單元 LE ⑦ 級聯(lián)鏈 實(shí)現(xiàn) 4n變量邏輯函數(shù)的級聯(lián) 鏈 邏輯 “與 ”級聯(lián)鏈 邏輯 “或 ”級聯(lián)鏈D[4～ 1]D[8～ 5]D[4n～ (4n3)]D[4～ 1]D[8～ 5]D[4n～ (4n3)] Altera公司的 FPGA 3．快速通道（ FT） 不同 LAB中的 LE與器件 I/O引腳之間的連接是通過快速通道互連實(shí)現(xiàn)的?？焖偻ǖ朗秦灤┱麄€(gè)器件長和寬的一系列水平和垂直的連續(xù)式布線通道，由若干組行連線和列連線組成。每一組行連線視器件大小的不同可以有 144根、 216根或312根，每一組列連線均為 24根。 快速通道由 “ 行連線帶 ” 和 “ 列連線帶 ” 組成。采用這種布線結(jié)構(gòu)，即使對于復(fù)雜的設(shè)計(jì)也可預(yù)測其性能。相反，采用其他連線結(jié)構(gòu) (如分段式連線結(jié)構(gòu) )會增加邏輯資源之間的延時(shí)，從而使性能下降。 Altera公司的 FPGA 4．輸入 /輸出單元 (IOE) I/O引腳由 I/O單元 (IOE)驅(qū)動(dòng)。 IOE位于快速通道和行和列的末端，包含一個(gè)雙向 I/O緩沖器和一個(gè)寄存器，這個(gè)寄存器可以用作需要快速建立時(shí)間的外部數(shù)據(jù)的 輸入寄存器 ，也可以作為要求快速 “ 時(shí)鐘到輸出 ” 性能的 輸出寄存器 。IOE可以被配置成 輸入、輸出或雙向口 。 FLEX10K的 IOE具有許多有用的 特性 ，如 JTAG編程支持、擺率控制、三態(tài)緩沖 和 漏極開路輸出 等。 FLEX10K還提供了 6個(gè)專用輸入引腳 ，這些引腳用來 驅(qū)動(dòng) IOE存儲器的控制端 ，使用了專用的布線通道，以便具有比快速通道更短的延遲和更小的偏移。專用輸入中的 4個(gè)輸入引腳可用來驅(qū)動(dòng)全局信號 ，內(nèi)部邏輯也可以驅(qū)動(dòng)這 4個(gè)全局信號。 Altera公司的 FPGA 由一個(gè)三態(tài)緩沖器、一個(gè)觸發(fā)器和實(shí)現(xiàn)多功能控制的多路選擇器，以及外圍控制總線組成。 IOE的結(jié)構(gòu) 觸發(fā)器 F1： 既可作為輸入寄存器，也可作為輸出寄存器。 緩沖器 G2： 具有三態(tài)輸出、集電極開路輸出和電壓擺率控制等功能。 三態(tài)使能控制： 由 M1和 G1組成 輸入通道： 由 M M4和 F1組成可完成直接輸入或寄存輸入。 輸出通道： 由 M3~M G2和 F1組成，完成直接或寄存輸出。 時(shí)鐘選擇： 由 M6完成。 使能選擇： 由 M7完成。 復(fù)位控制： 由 M8和 G3完成。 Altera公司的 FPGA 除了 FLEX系列外， Altera公司生 產(chǎn) 的 FPGA產(chǎn) 品還 有 ACEX、 APEX、 Mercury、 Excalibur、 Stratix和 Cyclone等系列。 在 這 些 產(chǎn) 品中，不同系列的 FPGA器件具有不同的內(nèi)部 結(jié) 構(gòu)。每種系列都有各自的特點(diǎn)，用 戶 可以 針對 不同的 應(yīng) 用來 選擇 器件。 二、 Altera其他系列 FPGA Altera公司的 FPGA 系列產(chǎn) 品典型 產(chǎn) 品 主要特點(diǎn) 應(yīng) 用領(lǐng) 域Max 系列MAX 10 低成本、瞬 時(shí) 接通、小外形封裝可編 程 邏輯 器件，采用了先 進(jìn) 的工藝 ，是革命性的 非易失 集成 產(chǎn) 品。通 過 提供瞬 時(shí) 接通的雙配置和模擬 到數(shù)字 轉(zhuǎn)換 器 (ADC)，在成熟可靠的 FPGA 功能中集成新特性，MAX 10 FPGA 針對 多種大批量低成本 應(yīng) 用 進(jìn) 行了 優(yōu) 化。汽車 、工 業(yè)和通信。Cyclone系列 I、 II、III、 IV、V低功耗、低成本、性能 較 好。 廣泛Altera FPGA主要 產(chǎn) 品 系列 產(chǎn)品典型 產(chǎn) 品 主要特點(diǎn) 應(yīng) 用領(lǐng) 域Arria 系列Arria GX、 Arria II GX、 Arria II GZ、Arria V GX, GT, SX、 Arria V GZ FPGA、 Arria 10 GX, GT, SX提供豐富的存 儲 器、 邏輯和數(shù)字信號 處 理 (DSP)模 塊資 源。而且， Arria V器件系列的 SoC FPGA還 具有 基于 ARM的硬核 處 理器系 統(tǒng)(HPS)， 進(jìn) 一步提高了集成度，降低了功耗。很好的均衡了成本、功耗和性能。 收 發(fā)器以及嵌入式應(yīng) 用Stratix系列Stratix、 Stratix GX、 Stratix II、Stratix II GX、Stratix III、 Stratix IV、 Stratix V、Stratix 10低 風(fēng)險(xiǎn) 、高效能，集成更多的功能，提高系 統(tǒng)帶寬 。最快最 強(qiáng) 大的 FPGA。SOC/SOPCAltera FPGA主要 產(chǎn) 品 由于可 編 程 邏輯 器件具有在系 統(tǒng) 下 載 或重新配置功能，因此在 電 路 設(shè)計(jì) 之前就可以把其 焊 接在印刷 電 路板上，并通 過電纜 與 計(jì) 算機(jī) 連 接。在 設(shè)計(jì)過 程中，以下 載編 程或配置方式來改 變 可 編 程 邏輯 器件的內(nèi)部 邏輯 關(guān)系，達(dá)到 設(shè)計(jì)邏輯電 路目的。 目前常 見 的可 編 程 邏輯 器件的 編 程和配置工 藝 包括基于 電可擦存 儲單 元的 E2PROM或 Flash技 術(shù) 的 編 程工 藝 、基于SRAM查 找表 的 編 程 單 元的 編 程工 藝 和 基于反熔 絲 編 程 單 元的 編 程工 藝 三種。 CPLD的 編 程和 FPGA的配置可以使用 專 用的 編 程 設(shè)備 ，也可以使用 下 載電纜 。例如用 Altera公司的 ByteBlaster（ MV）并行下 載電纜 ，它與 Altera器件的接口一般采用 10芯 連 接器，將 PC機(jī)的并行打印口與需要 編 程或配置的器件 連 接起來，在開 發(fā) 工具 軟 件的控制下，就可以 對 Altera公司的多種 CPLD和FPGA進(jìn) 行 編 程或配置。 PLD的 編 程與配置引腳 JTAG模式 PS模式信號名稱 說 明 信號名稱 說 明1 TCK 時(shí)鐘 信號 DCLK 時(shí)鐘 信號2 GND 信號地 GND 信號地3 TDO 測試 數(shù)據(jù) 輸 出 CONF_DONE 配置完成4 VCC 電 源 VCC 電 源5 TMS JTAG狀 態(tài) 控制 nCONFIG 配置控制6 無 連 接 無 連 接7 無 連 接 nSTATUS 配置狀 態(tài)8 無 連 接 無 連 接9 TDI 測試 數(shù)據(jù) 輸 入 DATA0 數(shù)據(jù) 輸 出10 GND 信號