【文章內(nèi)容簡介】 s(posedgeclk)l beginl {ms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8}=839。b00000000。l flag=flag+1。l case(flag)l 0:begintemp=in1。ms1=1。endl 1:begintemp=in1。ms2=1。endl 2:begintemp=in1。ms3=1。endl 3:begintemp=in1。ms4=1。endl 4:begintemp=in1。ms5=1。endl 5:begintemp=in1。ms6=1。endl 6:begintemp=in1。ms7=1。endl 7:begintemp=in1。ms8=1。endl endcaselcase(temp)l439。d0:{a,b,c,d,e,f,g}=739。b1111110。l439。d1:{a,b,c,d,e,f,g}=739。b0110000。l439。d2:{a,b,c,d,e,f,g}=739。b1101101。l439。d3:{a,b,c,d,e,f,g}=739。b1111001。l439。d4:{a,b,c,d,e,f,g}=739。b0110011。l439。d5:{a,b,c,d,e,f,g}=739。b1011011。l439。d6:{a,b,c,d,e,f,g}=739。b1011111。l439。d7:{a,b,c,d,e,f,g}=739。b1110000。l439。d8:{a,b,c,d,e,f,g}=739。b1111111。l439。d9:{a,b,c,d,e,f,g}=739。b1111011。l439。hA:{a,b,c,d,e,f,g}=739。b1110111。l439。hB:{a,b,c,d,e,f,g}=739。b0011111。l439。hC:{a,b,c,d,e,f,g}=739。b1001110。l439。hD:{a,b,c,d,e,f,g}=739。b0111101。l439。hE:{a,b,c,d,e,f,g}=739。b1001111。l439。hF:{a,b,c,d,e,f,g}=739。b1000111。ldefault:{a,b,c,d,e,f,g}=739。b1111110。lendcaselendlalways(posedgeclk1)lbeginif(!reset)in1=439。b0000。lelsebeginin1=in1+1。lendlendlendmodule東南大學實驗箱完全用 VerilogHDL完成問題是要把兩個計數(shù)器輸出的個位和十位數(shù)分別顯示在不同的數(shù)碼管上，用 Sel模塊實現(xiàn)。原理是： in1， in2……in8 為八個數(shù)碼管的 BCD碼輸入端數(shù)據(jù)， MS1有效時， in1的數(shù)據(jù)送 MS1顯示；MS2有效時， in2的數(shù)據(jù)送 MS2顯示；……MS8有效時， in8的數(shù)據(jù)送 MS8顯示。八組數(shù)據(jù)可以不全部都有，如此例中，十二進制數(shù)的低四位送 in1,高四位送 in2，六十進制數(shù)的低四位送 in3,高四位送 in4，其余數(shù)據(jù)端為空。例 142 設計一個電路，使兩個數(shù)碼管顯示 1?12的十二進制計數(shù)，兩個數(shù)碼管顯示 0?59的六十進制計數(shù)。注意：十二進制計數(shù)器自行設計 case(temp)439。d0:{a,b,c,d,e,f,g}=739。b1111110。439。d1:{a,b,c,d,e,f,g}=739。b0110000。439。d2:{a,b,c,d,e,f,g}=739。b1101101。439。d3:{a,b,c,d,e,f,g}=739。b1111001。439。d4:{a,b,c,d,e,f,g}=739。b0110011。439。d5:{a,b,c,d,e,f,g}=739。b1011011。439。d6:{a,b,c,d,e,f,g}=739。b1011111。439。d7:{a,b,c,d,e,f,g}=739。b1110000。439。d8:{a,b,c,d,e,f,g}=739。b1111111。439。d9:{a,b,c,d,e,f,g}=739。b1111011。439。hA:{a,b,c,d,e,f,g}=739。b1110111。439。hB:{a,b,c,d,e,f,g}=739。b0011111。439。hC:{a,b,c,d,e,f,g}=739。b1001110。439。hD:{a,b,c,d,e,f,g}=739。b0111101。439。hE:{a,b,c,d,e,f,g}=739。b1001111。439。hF:{a,b,c,d,e,f,g}=739。b1000111。default:{a,b,c,d,e,f,g}=739。b1111110。endcaseendendmodulel modulesel(in1,in2,in3,in4,in5,in6,in7,in8,clk,ms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8,a,b,c,d,e,f,g)。l inputclk。l input[3:0]in1,in2,in3,in4,in5,in6,in7,in8。l outputms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8,a,b,c,d,e,f,g。l regms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8,a,b,c,d,e,f,g。l reg[3:0]temp,flag。l always(posedgeclk)l beginl {ms1,ms2,ms3,ms4,ms5,ms6,ms7,ms8}=839。b00000000。l flag=flag+1。l case(flag)l 0:begintemp=in1。ms1=1。endl 1:begintemp=in2。ms2=1。endl 2:begintemp=in3。ms3=1。endl 3:begintemp=in4。ms4=1。endl 4:begintemp=in5。ms5=1。endl 5:begintemp=in6。ms6=1。endl 6:begintemp=in7。ms7=1。endl 7:begintemp=in8。ms8=1。endl endcaseEnd掃描顯示實驗室 B掃描顯示電路l 用發(fā)光管的狀態(tài)驗證設計是否滿足要求。在譯碼器設計時，這種方式是很直觀的，但在計數(shù)器設計時，這樣的驗證方式就顯得很不直觀，尤其當計數(shù)器的位數(shù)增加時（如百進制計數(shù)），太多的發(fā)光管將使結(jié)果的讀出非常困難。數(shù)碼管驅(qū)動方式lBCD碼驅(qū)動l 直接驅(qū)動數(shù)碼管BCD 碼驅(qū)動輸入 輸出DCBA YaYbYcYdYeYfYg 字形000000010010001101000101011001111000100110101011110011011110111111111100110000110110111110010110011101101110111111110000111111111100111110111001111110011100111101100111110001110123456789AbCdEFDCBADCBA數(shù)碼管直接驅(qū)動輸入abcdefg輸出字形11111100110000110110111110010110011101101110111111110000111111111110111110111001111110011100111101100111110001110123456789ABCDEF 當采用直接驅(qū)動方式時，驅(qū)動一個數(shù)碼管需要七個電平信號，如果系統(tǒng)用來顯示結(jié)果的數(shù)碼管較多，應考慮數(shù)字系統(tǒng)輸出信號占用 PLD芯片管腳的問題，因為 PLD芯片的管腳總數(shù)是有限的，例如 F10K10，它的管腳總數(shù)是 84，其中還有一些特定功能的管腳不能給用戶使用，能使用的管腳不到 60個，所以直接驅(qū)動時，必須設法減少占用 PLD芯片的管腳的數(shù)量。解決的方法是采用動態(tài)掃描顯示l 北理工生產(chǎn)的實驗箱，只能用動態(tài)掃描方式進行數(shù)碼管顯示。l 硬件電路提供了一只 3線－ 8線譯碼器，輸入端為sel2,sel1,sel0，輸出接各個數(shù)碼管片選端。3線－ 8線譯碼器輸入端例 141l 設計一個電路，使八個數(shù)碼管依次同時顯示 0、 ……A 、 B、 …E 、 F。moduleled(a,b,c,d,e,f,g,D)。outputa,b,c,d,e,f,g。input[3:0]D。rega,b,c,d,e,f,g。always(D)begincase(D)439。d0:{a,b,c,d,e,f,g}=739。b1111110。439。d1:{a,b,c,d,e,f,g}=739。b0110000。439。d2:{a,b,c,d,e,f,g}=739。b1101101。439。d3:{a,b,c,d,e,f,g}=739。b1111001。439。d4:{a,b,c,d,e,f,g}=739。b011