【文章內容簡介】 ，端口加入到波形文件中，同時可以在右邊功能選擇加入不同的波形或是時鐘。 圖 28 加入節(jié)點后的波形圖 4） 設置為功能仿真： Assignmen— Timing Analysis Settings— Simulator Settings—Simulation mode 選擇 Functional, 生 成 網 絡 表 Processing —Generate Functional Simulation Netlist。 9 5）點 擊快捷 按鈕，開始仿真，完成后得到波形如圖 29所示，根據分析，功能符合設計要求，得到的結果可以根據實際邏輯進行對比。 圖 29 仿真結果 本章小結 本 章對 Quartus II軟件的使用進行了較全面的介紹。首先介紹本軟件的基本功能；其次結合各中不同的輸入方式對設計的流程及軟件的操作的具體操作進行了詳細介紹，同時給出了相應的設計舉例；最后對 Quartus II 的仿真作了簡短介紹。通過以上介紹，使本設計完成更加完整、簡單。 10 3 DDS 系統(tǒng)簡介 DDS 是先進的數字 處理理論與方法引入頻率合成的一項新技術，它能夠把一系列數字量的信號通過數模轉化成模擬量輸出。 DDS 是一種全 數字化 的 頻率合成器 ，其基本組成包括相位 累加器 、 波形 ROM、 D/A 轉換器 和 低通濾波器 。 時鐘頻率 給定后，輸出信號的頻率取決于頻率控制字， 頻率分辨率 取決于 累加器 位數，相位分辨率取決于 ROM 的地址線 位數，幅度 量化噪聲 取決于 ROM 的 數據位 字長 和 D/A 轉換器 位數 。 DDS 系統(tǒng)工作原理 DDS 的理論基礎是奈奎斯特抽樣定理。抽樣定理內容是：當抽樣頻率大于等于模擬信號頻率的 2倍時，可以由抽樣得到的離散信號無失真地恢復原始信號。 [4]在 DDS 中，這個過程被顛倒過來了。它不是對模擬信號進行抽樣，而是一個假定抽樣過程已經發(fā)生且抽樣的值已經量化完成，通過某種映射把已經量化的數值送到 D/A 及后級的 LPF 重建原始信號的問題。該系統(tǒng)的組成框圖如圖 31所示。 圖 31 DDS 原理圖 從圖 31可知，相位累加器由 N 位加法器 與 N 位累加寄存器級聯構成，每來一個時 參考頻率源 輸出信號 頻率 控制字 相位 累加器 正弦波存儲器 D/A 轉化器 低通 濾波器 11 鐘脈沖 Fc， N 位加法器將頻率控制數據 K 與累加寄存器輸出的累加相位數據相加，把相加后的結果 Y 送至累加寄存器的輸入端。累加寄存器一方面將在上一時鐘周期作用后所產生的新的相位數據反饋到加法器的輸入端，以使加法器在下一時鐘的作用下繼續(xù)與頻率控制數據 K 相加；另一方面以相加后的結果形成正弦查詢表的地址 ,取出表中與該相位對應的單元中的幅度量化正弦函數值，作為取樣地址值送入幅度 /相位轉換電路（即圖 31中的波形存儲器）。這樣就可把存儲在波形存儲器內的波形抽樣值 (二進制編碼 )經查找表查出， 完成相位到幅值轉換。波形存儲器的輸出送到 D/A 轉換器， D/A 轉器將數字量形式的波形幅值轉換成所要求合成頻率的模擬量形式信號。 理想正弦波信號可以表示為 )2c o s ()( ?? ?? ftAtS （ 31） 式（ 31）說明 S（ t）在振幅 A 和初相位 ? 確定后，頻率由相位唯一確定，即 ftt ?? 2)( ? （ 32） DDS 就是利用式（ 32）中 )(t? 與時間 t 成線性關系原理進行頻率合成的，在時間 t=Tc 間隔內，正弦信號的相位增量 ?? 與正弦信號的頻率 f 構成一一對應關系， 即 CTf ?? 2/?? (33) 當 DDS 正常工作時，在標準參考頻率源的控制下，相位累加器不斷進行相位線性累加（每次累加值為頻率控制字 K）。相位累加器積滿時就會產生一次溢出，從而完成一個周期性的動作，這個周期就是 DDS 合成信號的頻率周期。輸出信號波形的頻率為： N CcNoutfKfKf 22222 ?????? ???? (34) 顯而易見，當 K=1時輸出最小頻率，即頻率分辨率為 Ncff 2/min ? 。式 (34)中， fout 為輸 12 出信號頻率； K 為頻率控制字； N 為相位累加器字長； fc 為標準參考頻率源工作頻率。 當 K=1時， DDS 輸出最低頻率（即漂亮分辨率）為： Ncff 2/min? (35) DDS 的最大輸出頻率是由奈奎斯特采樣定理決定，即 2/max cff ? （ 36） 頻率控制字 K 的最大值為 N2 1。 DDS 系統(tǒng)電路 DDS 的基本結構包括相位累加器、正弦查找表 ROM、數模轉換器 DAC 以及低通濾波器等，如圖 31所示。其中相位累加器和正弦查找表 ROM 合稱為數控振蕩器 NCO。下面對 DDS 的基本結構予以說明。 [5] 圖 32中的參考時鐘是一個穩(wěn)定的晶體振蕩器，用它來同步整個合成器的各個組成部分，相位累加器類似于一個簡單的計數器，在每個時鐘脈沖輸入 時，它的輸出就增加一個步長的相位增量值。相位累加器把頻率控制字 FSW 的數據變成相位抽樣來確定輸出頻率大小。相位增量的大小隨外部指令 FSW 的不同而不同，一旦給定了相位增量，輸出頻率也就確定了。圖 32中正弦查詢表是一個可編程只讀存儲器（ PROM），存有一個或多個完整周期的正弦波數據。在時鐘 cf 驅動下，地址計數器逐步經過 PROM 存儲器的地址，地址中相應的數字信號輸出到 N 位數 /模轉換器（ DAC）的輸入端，由 DAC 轉換成模擬信號。當用這 樣的數據尋址時，正弦查找表就把存儲在相位累加器中的抽樣值轉換成正弦波幅度的數字量函數。數 /模轉換器吧數字量編程模擬量，低通濾波器（ LPF）進一步平滑并濾掉帶外雜散信號，得到所需正弦波波形。 圖 32 DDS 基本結構框圖 輸出 of 時鐘 正 弦 查詢表 地 址 計數器 DAC LPF 13 DDS 系統(tǒng)的主要技術指標 對于頻率合成器的基本要求是既要合成所需頻率，又要保證信號純凈。綜合來看，衡量頻率合成器的主要性能指標有以下幾個。 頻率范圍 1）輸出頻率范圍。輸出頻率范圍是指頻率合成器的最低輸出頻率minof和最高輸出頻率 maxof 之間的變化范圍。用相對帶寬 f? 來衡量輸出頻率范圍 （ 37） 2）頻率準確度和準確度。頻率準確度是在規(guī)定的時間間隔內，頻率合成器的實際輸出頻率與漂亮標定值偏差的數值，可分為長期、短期和瞬時穩(wěn)定度。準 確度主要是由設定的頻率與實際輸出頻率之間的偏差決定，偏差越小頻率準確度越高。 頻率分辨率 頻率合成器的輸出頻率通常是不連續(xù)的，頻率分辨率是指在兩個輸出頻率之間的最下間隔。 頻率切換時間 頻率切換時間是指頻率合成器輸出頻率由一個頻點切換到另一個頻點并能達到穩(wěn)定工作時間所需要的時間。該指標與頻率合成器所采用的技術有緊密聯系。 DDS 的不足之處主要有如下兩點： 首先雜 散分量豐富。這些雜散分量主要由相位舍位、幅度量化和 D/A 轉換器的非理想特性所引起。因為 DDS 在實際的電路中，為了達到足夠小 的頻率分辨率，通常將相位累加器的位數取大。但受體積和成本的限制，即使采用先進的存儲方法， ROM 的容量都遠小于此，因此在對 ROM 尋址時，只是用相位累加器的高位去尋址，這樣不可避免地引起誤差，即相位舍位誤差。 [6] 另外，一個幅值在理論上只能用一個無限長的二進制代碼才能精確表示，由于 ROM 的存儲能力，只采用了有限比特代碼來表示這一幅值，這必然會引起幅度量化誤差。另外， D/A 轉換器的有限分辨率以及非線性也會引起誤差。所以對雜散的分析和抑制，一直是國內外研究的特點，因為他從很大程度上決定了 DDS 的性能。 其次， 頻帶受限由于 DDS內部 D/A轉換器和 ROM的工作速度限制，使得 DDS輸出的最高頻率有限。目前市場上采用 CMOS、 TTL等工藝制作的 DDS芯片工作頻率一般在幾十%100)2minmax minmax( ????? ofof ofofΔf 14 MHz至幾百 MHz。 本章小結 DDS 是數字控制方式從一個標準參考頻率源產生多種頻率的技術，它是吧一些列數字量形式的信號通過 D/A 轉換成模擬量形式的信號合成技術。利用高速存儲器作查找表，然后通過高速 D/A 轉換器產生已經用數字形式存入的正弦波、方波、鋸齒波和三角波。DDS 在相對帶寬、頻率轉換時間、相位連續(xù)性和分辨率等一系列的指標都遠超過了傳統(tǒng)的平 率合成技術。本設計按照以上介紹的正弦波合成原理，采用可編程邏輯器件 FPGA和硬件描述語言完成本次設計。 15 4 系統(tǒng)總體設計 FPGA 設計的 DDS 系統(tǒng)主要由相位累加器及相位 /幅度轉換電路組成。根據設計的具體要求，還設計了一個系統(tǒng)控制電路，該電路可靈活設計，以突出 FPGA 的優(yōu)點所在。另外采用硬件描述語言實現整個 DDS 電路，不僅利于設計文檔的管理，而且方便設計的修改和擴充，還可以在不同 FPGA 器件之間實現相互移植。 模塊設計和實現 相位累加器部分 在用 FPGA 設計 DDS 電路的時候，相位累加器是 決定 DDS 電路性能的一個關鍵部分。小的累加器可以利用 FLEX 器件的進位鏈得到快速、高效的電路結構。然而由于進位鏈必須位于臨近的 LAB（邏輯陣列塊）和 LE（邏輯單元）內，因此長的進位鏈勢必會減少其它邏輯使用的布線資源，同時過長的進位鏈也會制約整個系統(tǒng)速度的提高。 另一種提高速度的辦法是采用流水線技術，即把在一個時鐘內要完成的邏輯操作分成幾步較小的操作，并插入幾個時鐘周期來提高系統(tǒng)的數據吞吐率。但是流水線技術比較適合開環(huán)結構的電路，要用在累加器這樣的閉環(huán)反饋的電路中必須謹慎考慮，以保證設計的準確無誤。 綜合考慮 后，相位累加器采用流水線技術來實現，這樣能保證較高的資源利用率，又能提高系統(tǒng)的性能和速度。設計中整個系統(tǒng)只加入了一級流水線來提高速度。為了進一步提高速度，在設計相位累加器模塊和加法器模塊時并沒有采用 FPGA 單元庫中 16～32 位加法器，盡管它們可以很容易地實現高達 32 位的相位累加器，但當工作頻率較高時，它們較大的延時不能滿足速度要求，故不可取。因此，具體實現時分別采用了 4 個和 8個 4 位累加器，以流水線的方式實現 16 位累加器和 32 位加法器。采用流水線技術可以大大提高系統(tǒng)的工作速度。 [7] 相位累加器分為加法器和寄 存器兩個部分： 1） 相位累加器是由相位加法器和相位寄存器組成，相位累計器完成對輸入 DDS 的頻率控制字的累加。如下圖 41 所示為一個十位加法器的符號。 16 圖 41 十位累加器 圖 42 十位累計器仿真圖 十位累加器仿真結果如圖 42 所示。由圖結果分析可知，此模塊符合要求。 2） 10 相位寄存器如圖 43 所示 圖 43 十位寄存器 鍵盤部分 1）按鍵狀態(tài)機消抖 按鍵經消抖程序處理后，輸出一個 低電平跳變檢測按鍵是否按下時即檢測是否有下降沿信號。由于按鍵操作存在機械抖動，因此，要對按鍵進行消抖處理。消抖其實是一個延遲過程，一般把系統(tǒng)頻率分頻成合適的頻率就可以實現消抖。圖形符號如圖 44 所示。 圖 44 按鍵消抖 17 圖 45 消抖仿真圖 由圖 45 明顯可以看到按鍵消抖是符合實際的。在時鐘到來，按鍵按下時，明顯有一個延時過程。 2）按鍵編碼部分 該部分主要用于區(qū)分不同功能的按鍵，掃描從鍵盤得到信息， 根據設計要求，需要 3個按鈕的鍵盤，判斷鍵盤中有無按鍵按下是通過行線送入掃描信 號，然后從列線讀取狀態(tài)得到的。其方法是依次給行線送低電平，檢查列線的輸入。如果列線信號全為高電平，則代表低電平信號所在的行中無按鍵按下；如果列線有輸入為低電平，則低電平信號所在的行和出現低電平的列的交點處有按鍵按下。 按鍵編碼原理符號如圖 46 所示。 圖 46 按鍵 編