[建筑]計(jì)算網(wǎng)格中能源消耗和響應(yīng)時(shí)間最優(yōu)結(jié)合的合作博弈理論(編輯修改稿)
2024-09-17 14:48 本頁面
【文章內(nèi)容簡(jiǎn)介】 應(yīng)時(shí)間的同時(shí)達(dá)到高功率的節(jié)省。文獻(xiàn)[20]中，作者介紹了一項(xiàng)計(jì)劃，即集中于集群中有限數(shù)量服務(wù)器的工作量以使其他服務(wù)器可以處于開關(guān)關(guān)閉狀態(tài)一段較長(zhǎng)的時(shí)間。盡管文獻(xiàn)[8]已提到了結(jié)合設(shè)備電源來建立一個(gè)完整系統(tǒng)的模型的最接近技術(shù)，我們所用方法的目的在于建立一個(gè)自主電源和性能管理的一般框架，可以從整個(gè)系統(tǒng)的角度集合利用現(xiàn)有的設(shè)備電源管理技術(shù)。此外，大多數(shù)電源管理技術(shù)不是利用基于啟發(fā)式的方法[9], [10], [11], [17], [25]就是利用隨機(jī)優(yōu)化技術(shù)[6], [22], [24], [30]，而我們使用博弈理論找出與傳統(tǒng)方法相比根本上快速有效地解決方法，比如，啟發(fā)式，基因算法，線性和動(dòng)態(tài)規(guī)劃，分支界限法。3 問題公式化下面這個(gè)公式說明了CMOS電路的電量消耗： , (1)其中V，f和CEFF 分別表示電源電壓，時(shí)鐘頻率和電路有效交換電容。公式可以理解為，完成一個(gè)操作的時(shí)間與時(shí)鐘頻率成反比[32]。這種關(guān)系可以進(jìn)一步理解處理器的能量消耗即能量是時(shí)間和功率的乘積。因此，每一個(gè)操作的能量Eop和V2成正比。這意味著，降低電源電壓將以二次方的倍率降低系統(tǒng)的能量消耗。但是，降低電源電壓一樣會(huì)降低最大可達(dá)時(shí)鐘頻率。更具體的說，f是（大約）和V成正比[2]： and （2）以較低的時(shí)鐘頻率運(yùn)行設(shè)備的CPU可以明顯降低計(jì)算設(shè)備的瞬時(shí)功率消耗。降低電源電壓同時(shí)降低時(shí)鐘頻率可以明顯消除空閑周期并節(jié)省能源。因?yàn)?，我們有以下公式? and （3）其中t是完成一個(gè)操作的時(shí)間。因此，減低電源電壓可以減少能源的傳播，也將大大的減少完成一個(gè)操作的時(shí)間。文獻(xiàn)[32]中也有提到，從公式(1)，（2），（3）可以明顯知道以線性增加延時(shí)（降低速度）的代價(jià)可以以二次方的倍率減少能源消耗或者以三次方的倍率減少瞬時(shí)功率消耗。這種關(guān)系看起來似乎有些夸張，因?yàn)?)這種關(guān)系不是持續(xù)的，他們只是作為電壓調(diào)節(jié)的漸進(jìn)功能2)處理器消耗的電量或者能源并沒有考慮內(nèi)存訪問所消耗的電量或者能源，而這是任何計(jì)算環(huán)境的必要條件。文獻(xiàn)[2]提到，處理器的頻率大約和電源電壓成正比，因此，公式（2）和（3）的所有推導(dǎo)關(guān)系都是近似的。該系統(tǒng)是包含計(jì)算網(wǎng)格和任務(wù)集合的一些列機(jī)器集合。機(jī)器?？紤]一個(gè)包含一系列機(jī)器的計(jì)算網(wǎng)格，M={m1,m2,…,mm}。假設(shè)每一個(gè)機(jī)器都有DVS模塊。機(jī)器有如下特點(diǎn)：1）CPU的頻率，即fj,給出單位時(shí)間的周期。動(dòng)態(tài)電壓調(diào)節(jié)可使fj可以從到變化（）。根據(jù)頻率大小可以很
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