【文章內(nèi)容簡介】 單片機(jī)是單芯片形態(tài)作為嵌入式應(yīng)用得計(jì)算機(jī)，它有唯一的、專門為嵌入式應(yīng)用而設(shè)計(jì)的體系結(jié)構(gòu)和指令系統(tǒng)，加上它的芯片級(jí)體積的優(yōu)點(diǎn)和現(xiàn)場環(huán)境下可高速可靠地運(yùn)行的特點(diǎn)，因此單片機(jī)又稱為嵌入式微控制器（ Embedded micro controller） 。但是，在國內(nèi)單片機(jī)的叫法仍然有著普遍的意義。我們已經(jīng)把單片機(jī)理解為一個(gè)單芯片行動(dòng)的微控制器，它是一個(gè)典型的嵌入式應(yīng)用計(jì)算機(jī)系統(tǒng)。目前按單片機(jī)內(nèi)部數(shù)據(jù)通道的寬度，把它分為 4位、 8位、 16位及 32位單片機(jī)。 單片微型計(jì)算機(jī)技術(shù)迅速發(fā)展，由單片機(jī)技術(shù)開發(fā)的計(jì)數(shù)設(shè)備和產(chǎn)品 廣泛應(yīng)用到各個(gè)領(lǐng)域，單片機(jī)技術(shù)產(chǎn)品和設(shè)備促進(jìn)了生產(chǎn)技術(shù)水平的提高。企業(yè)迫切需要大量熟練掌握單片機(jī)技術(shù)并能開發(fā)、應(yīng)用和維護(hù)管理這些智能化產(chǎn)品的高級(jí)工程技術(shù)人才。單片機(jī)以體積小、功能強(qiáng)、可靠性高、性能價(jià)格比高等特點(diǎn) ， 已成為實(shí)現(xiàn)工業(yè)生產(chǎn)技術(shù)進(jìn)步和開發(fā)機(jī)電一體化和智能化測控產(chǎn)品的重要手段。由于微電子技術(shù)和計(jì)算機(jī)技術(shù)的發(fā)展，數(shù)字頻率計(jì)基于 CPLD 和單片機(jī)的頻率測量計(jì)的設(shè)計(jì) 6 都在不斷地進(jìn)步著，靈敏度不斷提高，頻率范圍不斷擴(kuò)大，功能不斷地增加。同時(shí)隨著科學(xué)技術(shù)的發(fā)展，用戶對(duì)電子計(jì)數(shù)器也提出了新的要求。對(duì)于低檔產(chǎn)品要求使用操作方便，量程（足夠）寬，可靠性高，價(jià)格 低。而對(duì)于中高檔產(chǎn)品，則要求有高分辨率，高精度，高穩(wěn)定度，高測量速率；除通常計(jì)數(shù)器所具有的功能外，還要有數(shù)據(jù)處理功能，統(tǒng)計(jì)分析功能，時(shí)域分析功能等等 ， 或者包含電壓測量等其他功能 。 頻率計(jì)的設(shè)計(jì)內(nèi)容和意義 設(shè)計(jì)內(nèi)容： 本設(shè)計(jì)屬于典型的 EDA設(shè)計(jì)。 CPLD是一類新興的高密度大規(guī)?？删幊踢壿嬈骷哂虚T陣列的高密度和 PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件。 設(shè)計(jì)使用等精度頻率測量方法，完整的設(shè)計(jì)出基于 FPGA/CPLD的頻率測量計(jì)，并完成調(diào)試。主要參數(shù)： （ 1） 測頻范圍為 0－ 100MHZ。 （ 2） 標(biāo)準(zhǔn)頻率為 40MHZ. 頻率測量在科技研究和實(shí)際應(yīng)用中的作用日益重要。傳統(tǒng)的頻率計(jì)通采用組合電路和時(shí)序電路等大量的硬件電路構(gòu)成，產(chǎn)品不但體積較大，運(yùn)行速度慢，而且測量低頻信號(hào)時(shí)不宜直接使用。頻率信號(hào)抗干擾性強(qiáng)、易于傳輸 ,可以獲得較高的測量精度。同時(shí) ,頻率測量方法的優(yōu)化也越來越受到重視 .并采用 AT89C51 單片機(jī)和相關(guān)硬軟件實(shí)現(xiàn)。 MCS— 51系列單片機(jī)具有體積小，功能強(qiáng)，性能價(jià)格比較高等特點(diǎn)，因此被廣泛應(yīng)用于工業(yè)控制和智能化儀器，儀表等領(lǐng)域。我們研制的頻率計(jì)以 89c51單片機(jī)為核心，具有性能優(yōu) 良，精度高，可靠性好等特點(diǎn)。 隨著電子技術(shù)與計(jì)算機(jī)技術(shù)的發(fā)展，以單片機(jī)為核心的測量控制系統(tǒng)層出不窮，在被測信號(hào)中，較多的是模擬和數(shù)字開關(guān)信號(hào)，而且還經(jīng)常遇到以頻率為參數(shù)的被測信號(hào)，例如流量、轉(zhuǎn)速、晶體壓力傳感器以及經(jīng)過參量 — 頻率轉(zhuǎn)換后的信號(hào)等。對(duì)于以頻率為參數(shù)的被測信號(hào)，通常多采用的測頻法和測周法。 實(shí)現(xiàn)一個(gè)寬頻域，高精度的頻率計(jì)，一種有效的方法是：在高頻段直接采用頻率法，低頻段采用測周法。一般的數(shù)字頻率計(jì)本身無計(jì)算能力因而難以使用測周發(fā)，而用 89c51單片機(jī)構(gòu)成的頻率計(jì)卻很容易做到這一點(diǎn)。對(duì)高頻段和低頻段 的劃分，會(huì)直接影響測量精度及速度。經(jīng)分析我們將 f=1MHZ做為高頻，采用直接測頻法；將 f=1HZ做為低頻，采用測周期法。為了提高測量精度，我們又對(duì)高低頻再進(jìn)行分段。 畢業(yè)設(shè)計(jì)（論文） 7 以 89C51單片機(jī)為控制器件的頻率測量方法，并用 匯編 語言進(jìn)行設(shè)計(jì)，采用單片機(jī)智能控制，結(jié)合外圍電子電路，得以高低頻率的精度測量。最終實(shí)現(xiàn)多功能數(shù)字頻率計(jì)的設(shè)計(jì)方案，根據(jù)頻率計(jì)的特點(diǎn)，可廣泛應(yīng)用于各種測試場所。 本測頻系統(tǒng)的設(shè)計(jì)揚(yáng)棄了傳統(tǒng)的自下而上的數(shù)字電路設(shè)計(jì)方法，采用先進(jìn)的 EDA技術(shù)及自上而下的設(shè)計(jì)，把資源豐富、控制靈活及良好人機(jī)對(duì)話功能的單 片機(jī)和具有內(nèi)部結(jié)構(gòu)重組、現(xiàn)場可編程的 CPLD芯片完美的結(jié)合起來，實(shí)現(xiàn)了對(duì) 0－ 100MHZ信號(hào)頻率的等精度測量。由于 CPLD具有連續(xù)連接結(jié)構(gòu)，易于預(yù)測延時(shí)，使電路仿真會(huì)更加準(zhǔn)確，且編程方便，速度快，集成度高，價(jià)格低，從而系統(tǒng)研制周期大大縮短，產(chǎn)品性能價(jià)格比提高。 CPLD芯片采用流行的 VHDL語言編程，并在 MAX+plusII設(shè)計(jì)平臺(tái)上實(shí)現(xiàn)了全部編程設(shè)計(jì)，單片機(jī)采用底層匯編語言編程，可以精確地控制測頻計(jì)數(shù)閘門的開啟和關(guān)閉，從而進(jìn)一步提高了測量精度。 在基礎(chǔ)理論和專業(yè)技術(shù)基礎(chǔ)上，通過對(duì)數(shù)字頻率計(jì)的設(shè)計(jì)，用十進(jìn)制數(shù) 字來顯示被測信號(hào)頻率的測量裝置。以精確迅速的特點(diǎn)測量信號(hào)頻率，在本設(shè)計(jì)在實(shí)踐理論上鍛煉提高了自己的綜合運(yùn)用知識(shí)水平，為以后的開發(fā)及科研工作打下基礎(chǔ)。 基于 CPLD 和單片機(jī)的頻率測量計(jì)的設(shè)計(jì) 8 2 設(shè)計(jì)理論基礎(chǔ) 本部分介紹 CPLD作設(shè)計(jì)的意義、頻率測量原理、等精度測量原理以及總體設(shè)計(jì)方案。 CPLD/FPGA 設(shè)計(jì)意義 EDA EDA（電子設(shè)計(jì)自動(dòng)化）技術(shù)以計(jì)算機(jī)為工具，在 EDA軟件平臺(tái)上，對(duì)以超高速硬件描述語言（ VHDL）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)的完成邏輯編譯、邏輯化簡、邏輯 綜合及優(yōu)化、邏輯仿真，直至對(duì)特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 EDA的仿真測試技術(shù)只需要通過計(jì)算機(jī)就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的測試與仿真操作，大大提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。設(shè)計(jì)者的工作僅限于利用軟件方式，即利用超高速硬件描述語言（ VHDL）來完成系統(tǒng)硬件功能的描述，在 EDA工具的幫助下就可以得到最后的結(jié)果，這使得對(duì)整個(gè)硬件系統(tǒng)的設(shè)計(jì)和修改過程如同完成軟件設(shè)計(jì)一樣方便、高效。 基于 EDA技術(shù)的設(shè)計(jì)方法為“自頂向下”設(shè)計(jì)，其步驟是采用可完全獨(dú)立于 目標(biāo)器件芯片物理結(jié)構(gòu)的超高速硬件描述語言，在系統(tǒng)的基本功能或行為級(jí)上對(duì)設(shè)計(jì)的產(chǎn)品進(jìn)行行為描述和定義，結(jié)合多層的仿真技術(shù)，在確保設(shè)計(jì)的可行性與正確性的前提下，完成功能確認(rèn)。然后利用 EDA工具的邏輯綜合功能，把功能描述轉(zhuǎn)換為某一具體目標(biāo)芯片的網(wǎng)表文件，經(jīng)編程器下載到可編程目標(biāo)芯片中（如 FPGA芯片），使該芯片能實(shí)現(xiàn)設(shè)計(jì)要求的功能。 CPLD(復(fù)雜可編程邏輯器件 ) CPLD是一種新興的高密度大規(guī)?？删幊踢壿嬈骷哂虚T陣列的高密度和 PLD器件的靈活性和易用性，目前已成為一類主要的可編程器件?？删幊?器件的最大特點(diǎn)是可通過軟件編程對(duì)器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，能隨時(shí)進(jìn)行設(shè)計(jì)調(diào)整而滿足產(chǎn)品升級(jí)。使得硬件的設(shè)計(jì)可以如軟件設(shè)計(jì)一樣方便快捷，從而改變了傳統(tǒng)數(shù)字及用單片機(jī)構(gòu)成的數(shù)字系統(tǒng)的設(shè)計(jì)方法、設(shè)計(jì)過程及設(shè)計(jì)觀念，使電子設(shè)計(jì)的技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。采用 CPLD可編程器件，可利用計(jì)算機(jī)軟件的方式對(duì)目標(biāo)器件進(jìn)行設(shè)計(jì)，而以硬件的形式實(shí)現(xiàn)既定的系統(tǒng)功能。在設(shè)計(jì)過程中，可根據(jù)需要隨時(shí)改變器件的內(nèi)部邏輯功能和管腳的信號(hào)方式，借助于大規(guī)模集成的 CPLD和高效的設(shè)計(jì)軟件，用戶不僅可通過直接對(duì)芯片結(jié)構(gòu)的設(shè)計(jì) 實(shí)行躲在數(shù)字邏輯系統(tǒng)功能，而且由于管腳定義的靈活性，大大減少了電路圖設(shè)計(jì)和電路板設(shè)計(jì)的工作量及難度，同時(shí)，這種基于可編程芯片的設(shè)計(jì)大大減少了系畢業(yè)設(shè)計(jì)（論文） 9 統(tǒng)芯片的數(shù)量，縮小了系統(tǒng)的體積，提高了系統(tǒng)的可靠性。 FPGA（現(xiàn)場可編程門陣列） FPGA是一種可由用戶自定義并進(jìn)行配置得高密度專用集成電路。 FPGA具有陣列型 PLD器件得優(yōu)點(diǎn)，同時(shí)其結(jié)構(gòu)又類似掩?？删幊涕T陣列，因此與有更高的集成度和更強(qiáng)大的邏輯實(shí)現(xiàn)能力，使得設(shè)計(jì)更加靈活和容易實(shí)現(xiàn)。事實(shí)上 FPGA已經(jīng)稱為一類標(biāo)準(zhǔn)器件，并且已經(jīng)和 CPLD一起成為目前最常 用得可編程邏輯器件。 世界上得可編程邏輯器件供應(yīng)商（如 Xilinx、 Altera和 Actel） 可以為客戶提供各具特色的 FPGA產(chǎn)品。因此對(duì) FPGA而言有著不同得分類方法，一般可根據(jù)互聯(lián)結(jié)構(gòu)和編程特性對(duì) FPGA進(jìn)行分類。目前主流的 FPGA產(chǎn)品內(nèi)部連線一般采用分段互連型結(jié)構(gòu)，并且可重復(fù)編程。 FPGA和 CPLD的選擇 CPLD和 FPGA再邏輯功能塊和內(nèi)部互連方面存在區(qū)別，兩種器件各有優(yōu)點(diǎn)和缺點(diǎn)，適用于不同得場合。 無論是 CPLD還是 FPGA，都是依靠內(nèi)部得邏輯塊實(shí)現(xiàn)設(shè)計(jì)功能。 CPLD中得邏輯塊一般 稱為 LAB，其規(guī)模比較大，通常由幾十個(gè)輸入端和不少于十個(gè)的輸出端，并且還可以根據(jù)需要進(jìn)行邏輯擴(kuò)展，但是邏輯寄存器的數(shù)量很少。 FPGA的邏輯塊稱為 CLB，通常只有 48個(gè)輸入端， 12個(gè)輸出端，因此 CLB內(nèi)部得傳輸延時(shí)很小，可以得到較高的單元速度。從規(guī)模上看 CLB只是一個(gè)邏輯單元，當(dāng)輸入端不夠用時(shí)，通常需要吧 CLB進(jìn)行串行級(jí)連擴(kuò)展。 CPLD的內(nèi)部互連采用全局總線得方式，其主要特點(diǎn)是延時(shí)可預(yù)測。而 FPGA使用分布式的內(nèi)部互連，內(nèi)部延時(shí)受系統(tǒng)布局的影響。 CPLD和 FPGA機(jī)構(gòu)上的區(qū)別決定了兩種器件使用于不同的 數(shù)字系統(tǒng)。 CPLD強(qiáng)大的邏輯功能使其更適用來設(shè)計(jì)復(fù)雜的組合邏輯電路和控制系統(tǒng)（如 DMA控制和存儲(chǔ)器控制）。 FPGA較小的邏輯單元結(jié)構(gòu)和豐富的寄存器資源決定了其更適用于復(fù)雜時(shí)序電路和數(shù)據(jù)處理系統(tǒng)（如通信傳輸和視頻處理）。 頻率測量原理 在電子測量技術(shù)中，頻率測量是最基本的測量之一。工程中很多測量，如用振蕩式方法測量力、時(shí)間測量、速度測量、速度控制等，都涉及到頻率測量，或可歸結(jié)為頻率測量。頻率測量的精度和效能常常決定里這次測量儀表或控制系統(tǒng)的性能。頻率作為一種最基本基于 CPLD 和單片機(jī)的頻率測量計(jì)的設(shè)計(jì) 10 的物理量，其測量問題等同于時(shí)間測 量問題，因此頻率測量的意義更加顯然。頻率測量的方法有多種，其中電子計(jì)數(shù)器測量頻率具有精度高、使用方便、測量迅速以及便于實(shí)現(xiàn)測量過程的自動(dòng)化等優(yōu)點(diǎn)，是頻率測量的重要手段之一。常用的測頻法和周期法在實(shí)際應(yīng)用中具有叫大的局限性，并且對(duì)被測信號(hào)的計(jì)數(shù)存在177。 1一個(gè)字的誤差。而在直接測頻方法的基礎(chǔ)上發(fā)展起來的等精度測頻方法消除了計(jì)數(shù)所產(chǎn)生的誤差，實(shí)現(xiàn)了寬頻率范圍內(nèi)的高精度測量，但是他不能消除和降低標(biāo)準(zhǔn)頻率所引入的誤差。 常用的頻率測量方法： 頻率測量 圖 21 頻率測量原理圖 The schematic diagram of Frequency measurement 頻率測量的原理圖如圖 21所示。 按照頻率的定即單位時(shí)間內(nèi)周期信號(hào)的發(fā)生次數(shù)，圖中晶振提供了測量的時(shí)間基準(zhǔn)，分頻后通過控制電路去開啟與關(guān)閉時(shí)間閘門。閘門開啟時(shí)，計(jì)數(shù)器開始計(jì)數(shù)，閘門關(guān)閉，停止計(jì)數(shù)。若閘門開放時(shí)間為 T，計(jì)數(shù)值為 N，則被測頻率： F=N/T 用這種頻率測量原理，對(duì)于頻率較低的被測信號(hào)來說，存在著實(shí)時(shí)性和測量精度之間的矛盾。例如若被測信號(hào)為 10HZ，精度要求為 %，則最短閘門時(shí)間為： T=N/F=1000S 這樣的測量周期根本是不可能接受的，可見頻率測量法不適宜用于低頻信號(hào)的測量。 周期測量 周期測量原理和頻率測量原理基本結(jié)構(gòu)是一樣的，只是把晶振和被測信號(hào)位置互換一下。 畢業(yè)設(shè)計(jì)（論文） 11 T=NTr/M 計(jì)數(shù)值 N 和被測信號(hào)的周期成正比， N 反映了 M 個(gè)信號(hào)周期的平均值。利用周期測量法在一定信號(hào)頻率范圍內(nèi)，通過調(diào)節(jié)分頻系數(shù) M，可以較好地解決精度與實(shí)時(shí)性的矛盾。但是對(duì)于高頻信號(hào)，周期法就需要很大的分頻系數(shù) M，增加了硬件和軟件的復(fù)雜性，不宜采用。 圖 22 周期測量原理圖 The schematic diagram of periodic measurement 由此可見，對(duì)于傳統(tǒng)的頻率測量方法若是要達(dá)到高精度的要求，必須對(duì)被測信號(hào)分段測量，對(duì)于較低頻率采用周期測量法，對(duì)較高頻率采用頻率測量法。 周期測量法原理圖如圖 22 所示。 等精度測頻法 等精度測頻的方法是：采用頻率準(zhǔn)確的高頻信號(hào)作為標(biāo)準(zhǔn)頻率信號(hào)，保證測量的閘門時(shí)間為被測信號(hào)的整數(shù)倍，并在閘門時(shí)間內(nèi)同時(shí)對(duì)標(biāo)準(zhǔn)信號(hào)脈沖和被測信號(hào)脈沖進(jìn)行計(jì)數(shù)，實(shí)現(xiàn)整個(gè)頻率測量范圍內(nèi)的測量精度相等，當(dāng)標(biāo)準(zhǔn)信號(hào)很高，閘門時(shí)間足夠長時(shí)，可實(shí)現(xiàn)高精度的頻率測量。 等精度測頻原理示意圖如圖 23 所示 圖 23 中的門控信號(hào)是可預(yù)置的寬度為 Tpr 的脈沖。 COUNT1 和 COUNT2 是兩個(gè)可控計(jì)數(shù)器。標(biāo)準(zhǔn)頻率信號(hào)從 COUNT1 的時(shí)鐘輸入端 CLK 輸入，其頻率為 Fs；經(jīng)整形后的被測信號(hào)從 COUNT2 的時(shí)鐘輸入端 CLK 輸入，設(shè)其實(shí)際頻率為 Fxe，測量頻率為 Fx。 當(dāng)門控信號(hào)為高電平時(shí)，被測信號(hào)的上沿通過 D觸發(fā)器的 Q 端同時(shí)啟動(dòng)計(jì)數(shù)器 COUNT1和 COUNT2。對(duì)被測信號(hào) Fx 和標(biāo)準(zhǔn)頻率信號(hào) Fs 同時(shí)計(jì)數(shù)。當(dāng)門控信號(hào)為低電平時(shí)，隨后而至的被測信號(hào)的上沿將使這兩個(gè)計(jì)數(shù)器同時(shí)關(guān)閉。設(shè)在一次 基于 CPLD 和單片機(jī)的頻率測量計(jì)的設(shè)計(jì) 12 門控時(shí)間 Tpr中對(duì)被測信號(hào)計(jì)數(shù)值為 Nx。對(duì)標(biāo)準(zhǔn)頻率信號(hào)的計(jì)數(shù)值為 Ns。則 : Fx/Nx=Fs/Ns(標(biāo)準(zhǔn)頻率和被測頻率的門寬時(shí)間 Tpr完全相同 ) 就可以得到被測信號(hào)的頻率值為 : Fx=(Fs/Ns)*Nx 圖 23 等精度測頻原理示意圖 The schematic diagram of equal precision for frequency theory 誤差分析