【文章內容簡介】 y t e_R eadPage_W rit ePage_R eadsclac k f lag[ 2. . 0]out dat a[ 7. . 0]s daI I C _I nt erf ac e_Busins tn1 100000 S i g n e d In t e g e rP a r a m e t e r V a l u e T y p ec lkres et _nda t ain [ 7. . 0]ac k f lag [ 2. . 0]s eg _d at a[ 7. . 0]s eg _c om [ 3. . 0]Led_Seg_D is playins t 4VCCk e y _ w i d 4 S i g n e d In t e g e rn2 500000 S i g n e d In t e g e rP a r a m e t e r V a l u e T y p ec lkrs t _nk ey _in[ k ey _w id1. . 0]k ey _out [ k ey _w id1. . 0]Sy n_SignKey F ilt er_C hec kins t 7k ey v alue[ 0]k ey v alue[ 1]k ey v alue[ 2]k ey v alue[ 3]k ey v alue[ 3. . 0] 圖 13 硬件模塊總體電路圖 2． 2 IIC 模塊 的 verilog HDL 代碼設計 本 IIC 模塊 的 軟件設計是基于 QuartusII9． 0 建立 Division_1_500HZ ，IIC_Interface_Bus ， KeyFilter_Check ， Led_Seg_Display 等 Verilog HDL 文件 。 由于 IIC 總線傳輸協(xié)議可知 ， IIC 在傳輸過程中存在著幾個固定的狀態(tài) ，因此我們采用同步狀態(tài)機來設計 IIC 模塊。主狀態(tài)機 從的大的方面 共有 5個狀態(tài) :空閑 (Idle) ， 開始 (Start) ， 發(fā)送數據 (Tx)， 接收數據 (Rx)， 停止 (Stop)。 但是具體細分后 的狀態(tài)有 17 個，它們的具體功能 及地址分別 如下。 IDLE： 1739。b0_0000_0000_0000_0001。// IIC 總 線處在空閑狀態(tài) START1： 1739。b0_0000_0000_0000_0010。//當 scl 信號為高電平 ， sdl 由高電平 13 到低電平變化 時開始運作 IIC 模塊 ， 且根據 (r/ w)判斷進入下一狀態(tài) ADD1： 1739。b0_0000_0000_0000_0100。//寫入器件地址 ACK1： 1739。b0_0000_0000_0000_1000。// 寫入器件地址 后的 應答 ADD2： 1739。b0_0000_0000_0001_0000。//寫入字節(jié)地址 ACK2： 1739。b0_0000_0000_0010_0000。// 寫入字節(jié)地址 后的 應答 START2： 1739。b0_0000_0000_0100_0000。//讀操作開始前的起始信號 ADD3： 1739。b0_0000_0000_1000_0000。//寫入器件地址 ACK3： 1739。b0_0000_0001_0000_0000。//應答 狀態(tài) ACKR： 1739。b1_0000_0000_0000_0000。//fpga 給應答 狀態(tài) DATA： 1739。b0_0000_0010_0000_0000。//字節(jié)讀寫 狀態(tài) PAGER： 1739。b0_0000_0100_0000_0000。//頁讀 狀態(tài)狀態(tài) PAGEW： 1739。b0_0000_1000_0000_0000。//頁寫 狀態(tài) ACK4： 1739。b0_0001_0000_0000_0000。//應答 狀態(tài) HIGH： 1739。b0_0010_0000_0000_0000。//高電平 狀態(tài) STOP1： 1739。b0_0100_0000_0000_0000。//停止位 狀態(tài) （ 當數據傳輸完畢 ， 跳入STOP1 狀態(tài)。 ） STOP2： 1739。b0_1000_0000_0000_0000。//延時同步 由上面的 17 個 狀態(tài) 組成的狀態(tài) 轉移圖如圖 14 所示。 14 圖 14 IIC 模塊主狀態(tài)機狀態(tài)轉移圖 3 IIC 接口 模塊的 功能 實物 測試 （基 于 EP2C20Q240C8） 根據 IIC 協(xié)議中傳輸過程的特點， IIC 模塊可以劃分為字節(jié)發(fā)送模塊、字節(jié)接收模塊、開始條件模塊、停止條件模塊。其中，字節(jié)發(fā)送模塊、字節(jié)接收模塊和停止條件模塊為基本模塊。在 開始條件模塊中，因為需要發(fā)送從器件地址，所以要調用字節(jié)發(fā)送模塊 。 下面給出用 Verilog HDL 語言實現字節(jié)發(fā)送模塊的關鍵程序。相關變量的聲明在此略去。程序 在 環(huán)境 下編譯、調試、仿真。 然 后將生成的 .sof文件下載到 EP2C20Q240C8 目標板上進行實物測試，得到如下的測試圖。 IDLE START1 ADD1 ACK1 ADD2 ACK2 START21 DLE ADD3 ACK3 ACKR DATA HIGH PAGEW PAGER STOP2 STOP1 ACK4 15 圖 15 寫一個 字節(jié)為十進制 78 的 字節(jié) 操作 圖 16 連續(xù)寫 2 個字節(jié) （十進制 2 32）的頁操作 16 4 IIC 接口 模塊 設計的改進 由于 24C01/02/04/08/16 器件可以不考慮應答位， 所以本次設計中沒有設定應答接口，因此沒有進行仿真測試，所編寫的 IIC 接口模塊的 Verilog HDL 代碼是可綜合的，僅僅是將此代碼直接下載到 altera 公司 EP2C20Q240C8 器件 中后，進行 了 實物模擬 IIC 總線接 口功能 ,基本實現項目要求。 為此我們將 IIC 模塊 設計進行改進， 可以 達到 直觀地利用時序圖來觀察 IIC總線接口協(xié)議 的目的 ， 可以觀察本設計是否滿足 IIC 總線接口功能 。 具體的操作是：可以 實例化了兩個模塊 master（主機） 和 slave（從機） ,并設計了頂層模塊調用 master 和 slave ,使用了 進行了仿真。從圖 17和圖 18 明顯可知 ,當 master 的 drive 線置高電平且 r/w 線為低電平時 , IIC 模塊運作 ,產生起始信號 Start ,且在 sda 線發(fā)送 8 位數據 ,且在 scl 線發(fā)送 9 個時 鐘脈沖信號 ,等待 相應信號 mcf ,若 slave 響應 ,則 mcf 為高電平 ,繼續(xù)發(fā)送下一字節(jié)數據 ,直到產生終止信號 Stop ,sda 線和 scl 線置高電平 ,發(fā)送數據終止 ,等待下一個起始信號 Start。同樣的 ,當 slave 的 drive 線置高電平時 , IIC 模塊運作 ,r/w 線為 ’1’時接收數據功能啟動。當 mcf 為 ’1’時 ,slave 響應 master ,且在這時刻才能保證接收數據的準確性 ,當出現終止信號 Stop 時數據接收終止 ,等待下一個起始信號 Start。圖17 和圖 18 準確反映了 master 發(fā)送 3 字節(jié)數據和 slave 準確接收 3 字節(jié)數據的功能。 圖 17 master 時序仿真圖 圖 18 slave 時序仿真圖 17 參考文獻 [1] 夏宇聞 ． Verilog 數字系統(tǒng)設計教程 [ M ] ． 北京航空航天大學出版社 ， 2020． [2] 何立民 ． IIC 總線應用系統(tǒng)設計 [ M ] ． 北京航空航天大學出版社 ， 2020． [3] 吳繼華 ， 王誠 ． Altera FP GA/ CPLD 設計 (高級篇 ) [ M ] ． 人民郵電出版社 ，2020． [4] 路永坤．用 Verilog HDL 實現 IIC 總線功能［ J］．：電子技術應用 ， 2020． [5] IIC 總線規(guī)范［ E］．：電子技術論壇， 2020． 18 附錄 部分源代碼 /************************************************************************************/ //IIC 接口時序模擬部分 module IIC_Interface_Bus( clk， rst_n， Syn_Sign， Byte_Write， Byte_Read， Page_Write， Page_Read， scl， sda， ackflag， outdata )。 /************************************************************************************/ //AT24C08 的地址和數據 ， 根據硬件進行更改 ． `define DEVICE_READ 839。b1010_0001//被尋址器件地址（讀操作） `define DEVICE_WRITE 839。b1010_0000//被尋址器件地址（寫操作） /******************************************************************** 19 ****************/ //寫入 EEPROM 的數據 `define WRITE_DATA0 839。d78//839。b0110_0010 0x62 `define WRITE_DATA1 839。d32//839。b0010_0001 0x21 `define WRITE_DATA2 839。d26//839。b0100_0011 0x43 `define WRITE_DATA3 839。d79//839。b0110_0101 0x45 `define WRITE_DATA4 839。d43//839。b1000_0111 0x87 /************************************************************************************/ `define BYTE_ADDR 839。b0000_0100 //要寫入 /讀出 EEPROM 的地址寄存器 /************************************************************************************/ /************************************************************************************/ input clk。 //50MHz input rst_n。 //復位信號，低電平有效 input Syn_Sign。//同步信號 input Byte_Write， Byte_Read， Page_Write， Page_Read。//按鍵 1 按下執(zhí)行寫入操作， 2 按下執(zhí)行讀操作， 3 按下執(zhí)行連寫操作 ， 4 按下執(zhí)行連讀操作 output scl。 //AT24C08 的時鐘端口 inout sda。 //AT24C08 的數據端口 20 output [2:0]ackflag。 //后面顯示接收到數據的標志 output [7:0] outdata。 //數碼管顯示的數據 /************************************************************************************/ //分頻部分 ， 通過分頻獲取串行總線器件的時鐘信號 reg[2:0] t。 //t=0:scl 上升沿， t=1:scl 高電平中間， t=2:scl 下降沿，t=3:scl 低電平中間 reg[8:0] t_delay。 //500 循環(huán)計數，產生 iic 所需要的時鐘 100khz Max:400KHZ reg scl_r。 //時鐘脈沖寄存器 parameter pre_t = 500。// /************************************************************************************/ always @ (posedge clk or negedge rst_n) if(!rst_n) t_delay = 939。d0。 else if(t_delay == 939。d499) t_delay = 939。d0。 //計數到 10us 為 scl 的周期，即 100KHz