【文章內(nèi)容簡(jiǎn)介】 y t e_R eadPage_W rit ePage_R eadsclac k f lag[ 2. . 0]out dat a[ 7. . 0]s daI I C _I nt erf ac e_Busins tn1 100000 S i g n e d In t e g e rP a r a m e t e r V a l u e T y p ec lkres et _nda t ain [ 7. . 0]ac k f lag [ 2. . 0]s eg _d at a[ 7. . 0]s eg _c om [ 3. . 0]Led_Seg_D is playins t 4VCCk e y _ w i d 4 S i g n e d In t e g e rn2 500000 S i g n e d In t e g e rP a r a m e t e r V a l u e T y p ec lkrs t _nk ey _in[ k ey _w id1. . 0]k ey _out [ k ey _w id1. . 0]Sy n_SignKey F ilt er_C hec kins t 7k ey v alue[ 0]k ey v alue[ 1]k ey v alue[ 2]k ey v alue[ 3]k ey v alue[ 3. . 0] 圖 13 硬件模塊總體電路圖 2． 2 IIC 模塊 的 verilog HDL 代碼設(shè)計(jì) 本 IIC 模塊 的 軟件設(shè)計(jì)是基于 QuartusII9． 0 建立 Division_1_500HZ ，IIC_Interface_Bus ， KeyFilter_Check ， Led_Seg_Display 等 Verilog HDL 文件 。 由于 IIC 總線傳輸協(xié)議可知 ， IIC 在傳輸過程中存在著幾個(gè)固定的狀態(tài) ，因此我們采用同步狀態(tài)機(jī)來設(shè)計(jì) IIC 模塊。主狀態(tài)機(jī) 從的大的方面 共有 5個(gè)狀態(tài) :空閑 (Idle) ， 開始 (Start) ， 發(fā)送數(shù)據(jù) (Tx)， 接收數(shù)據(jù) (Rx)， 停止 (Stop)。 但是具體細(xì)分后 的狀態(tài)有 17 個(gè)，它們的具體功能 及地址分別 如下。 IDLE： 1739。b0_0000_0000_0000_0001。// IIC 總 線處在空閑狀態(tài) START1： 1739。b0_0000_0000_0000_0010。//當(dāng) scl 信號(hào)為高電平 ， sdl 由高電平 13 到低電平變化 時(shí)開始運(yùn)作 IIC 模塊 ， 且根據(jù) (r/ w)判斷進(jìn)入下一狀態(tài) ADD1： 1739。b0_0000_0000_0000_0100。//寫入器件地址 ACK1： 1739。b0_0000_0000_0000_1000。// 寫入器件地址 后的 應(yīng)答 ADD2： 1739。b0_0000_0000_0001_0000。//寫入字節(jié)地址 ACK2： 1739。b0_0000_0000_0010_0000。// 寫入字節(jié)地址 后的 應(yīng)答 START2： 1739。b0_0000_0000_0100_0000。//讀操作開始前的起始信號(hào) ADD3： 1739。b0_0000_0000_1000_0000。//寫入器件地址 ACK3： 1739。b0_0000_0001_0000_0000。//應(yīng)答 狀態(tài) ACKR： 1739。b1_0000_0000_0000_0000。//fpga 給應(yīng)答 狀態(tài) DATA： 1739。b0_0000_0010_0000_0000。//字節(jié)讀寫 狀態(tài) PAGER： 1739。b0_0000_0100_0000_0000。//頁讀 狀態(tài)狀態(tài) PAGEW： 1739。b0_0000_1000_0000_0000。//頁寫 狀態(tài) ACK4： 1739。b0_0001_0000_0000_0000。//應(yīng)答 狀態(tài) HIGH： 1739。b0_0010_0000_0000_0000。//高電平 狀態(tài) STOP1： 1739。b0_0100_0000_0000_0000。//停止位 狀態(tài) （ 當(dāng)數(shù)據(jù)傳輸完畢 ， 跳入STOP1 狀態(tài)。 ） STOP2： 1739。b0_1000_0000_0000_0000。//延時(shí)同步 由上面的 17 個(gè) 狀態(tài) 組成的狀態(tài) 轉(zhuǎn)移圖如圖 14 所示。 14 圖 14 IIC 模塊主狀態(tài)機(jī)狀態(tài)轉(zhuǎn)移圖 3 IIC 接口 模塊的 功能 實(shí)物 測(cè)試 （基 于 EP2C20Q240C8） 根據(jù) IIC 協(xié)議中傳輸過程的特點(diǎn)， IIC 模塊可以劃分為字節(jié)發(fā)送模塊、字節(jié)接收模塊、開始條件模塊、停止條件模塊。其中，字節(jié)發(fā)送模塊、字節(jié)接收模塊和停止條件模塊為基本模塊。在 開始條件模塊中，因?yàn)樾枰l(fā)送從器件地址，所以要調(diào)用字節(jié)發(fā)送模塊 。 下面給出用 Verilog HDL 語言實(shí)現(xiàn)字節(jié)發(fā)送模塊的關(guān)鍵程序。相關(guān)變量的聲明在此略去。程序 在 環(huán)境 下編譯、調(diào)試、仿真。 然 后將生成的 .sof文件下載到 EP2C20Q240C8 目標(biāo)板上進(jìn)行實(shí)物測(cè)試，得到如下的測(cè)試圖。 IDLE START1 ADD1 ACK1 ADD2 ACK2 START21 DLE ADD3 ACK3 ACKR DATA HIGH PAGEW PAGER STOP2 STOP1 ACK4 15 圖 15 寫一個(gè) 字節(jié)為十進(jìn)制 78 的 字節(jié) 操作 圖 16 連續(xù)寫 2 個(gè)字節(jié) （十進(jìn)制 2 32）的頁操作 16 4 IIC 接口 模塊 設(shè)計(jì)的改進(jìn) 由于 24C01/02/04/08/16 器件可以不考慮應(yīng)答位， 所以本次設(shè)計(jì)中沒有設(shè)定應(yīng)答接口，因此沒有進(jìn)行仿真測(cè)試，所編寫的 IIC 接口模塊的 Verilog HDL 代碼是可綜合的，僅僅是將此代碼直接下載到 altera 公司 EP2C20Q240C8 器件 中后，進(jìn)行 了 實(shí)物模擬 IIC 總線接 口功能 ,基本實(shí)現(xiàn)項(xiàng)目要求。 為此我們將 IIC 模塊 設(shè)計(jì)進(jìn)行改進(jìn)， 可以 達(dá)到 直觀地利用時(shí)序圖來觀察 IIC總線接口協(xié)議 的目的 ， 可以觀察本設(shè)計(jì)是否滿足 IIC 總線接口功能 。 具體的操作是：可以 實(shí)例化了兩個(gè)模塊 master（主機(jī)） 和 slave（從機(jī)） ,并設(shè)計(jì)了頂層模塊調(diào)用 master 和 slave ,使用了 進(jìn)行了仿真。從圖 17和圖 18 明顯可知 ,當(dāng) master 的 drive 線置高電平且 r/w 線為低電平時(shí) , IIC 模塊運(yùn)作 ,產(chǎn)生起始信號(hào) Start ,且在 sda 線發(fā)送 8 位數(shù)據(jù) ,且在 scl 線發(fā)送 9 個(gè)時(shí) 鐘脈沖信號(hào) ,等待 相應(yīng)信號(hào) mcf ,若 slave 響應(yīng) ,則 mcf 為高電平 ,繼續(xù)發(fā)送下一字節(jié)數(shù)據(jù) ,直到產(chǎn)生終止信號(hào) Stop ,sda 線和 scl 線置高電平 ,發(fā)送數(shù)據(jù)終止 ,等待下一個(gè)起始信號(hào) Start。同樣的 ,當(dāng) slave 的 drive 線置高電平時(shí) , IIC 模塊運(yùn)作 ,r/w 線為 ’1’時(shí)接收數(shù)據(jù)功能啟動(dòng)。當(dāng) mcf 為 ’1’時(shí) ,slave 響應(yīng) master ,且在這時(shí)刻才能保證接收數(shù)據(jù)的準(zhǔn)確性 ,當(dāng)出現(xiàn)終止信號(hào) Stop 時(shí)數(shù)據(jù)接收終止 ,等待下一個(gè)起始信號(hào) Start。圖17 和圖 18 準(zhǔn)確反映了 master 發(fā)送 3 字節(jié)數(shù)據(jù)和 slave 準(zhǔn)確接收 3 字節(jié)數(shù)據(jù)的功能。 圖 17 master 時(shí)序仿真圖 圖 18 slave 時(shí)序仿真圖 17 參考文獻(xiàn) [1] 夏宇聞 ． Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 [ M ] ． 北京航空航天大學(xué)出版社 ， 2020． [2] 何立民 ． IIC 總線應(yīng)用系統(tǒng)設(shè)計(jì) [ M ] ． 北京航空航天大學(xué)出版社 ， 2020． [3] 吳繼華 ， 王誠 ． Altera FP GA/ CPLD 設(shè)計(jì) (高級(jí)篇 ) [ M ] ． 人民郵電出版社 ，2020． [4] 路永坤．用 Verilog HDL 實(shí)現(xiàn) IIC 總線功能［ J］．：電子技術(shù)應(yīng)用 ， 2020． [5] IIC 總線規(guī)范［ E］．：電子技術(shù)論壇， 2020． 18 附錄 部分源代碼 /************************************************************************************/ //IIC 接口時(shí)序模擬部分 module IIC_Interface_Bus( clk， rst_n， Syn_Sign， Byte_Write， Byte_Read， Page_Write， Page_Read， scl， sda， ackflag， outdata )。 /************************************************************************************/ //AT24C08 的地址和數(shù)據(jù) ， 根據(jù)硬件進(jìn)行更改 ． `define DEVICE_READ 839。b1010_0001//被尋址器件地址（讀操作） `define DEVICE_WRITE 839。b1010_0000//被尋址器件地址（寫操作） /******************************************************************** 19 ****************/ //寫入 EEPROM 的數(shù)據(jù) `define WRITE_DATA0 839。d78//839。b0110_0010 0x62 `define WRITE_DATA1 839。d32//839。b0010_0001 0x21 `define WRITE_DATA2 839。d26//839。b0100_0011 0x43 `define WRITE_DATA3 839。d79//839。b0110_0101 0x45 `define WRITE_DATA4 839。d43//839。b1000_0111 0x87 /************************************************************************************/ `define BYTE_ADDR 839。b0000_0100 //要寫入 /讀出 EEPROM 的地址寄存器 /************************************************************************************/ /************************************************************************************/ input clk。 //50MHz input rst_n。 //復(fù)位信號(hào)，低電平有效 input Syn_Sign。//同步信號(hào) input Byte_Write， Byte_Read， Page_Write， Page_Read。//按鍵 1 按下執(zhí)行寫入操作， 2 按下執(zhí)行讀操作， 3 按下執(zhí)行連寫操作 ， 4 按下執(zhí)行連讀操作 output scl。 //AT24C08 的時(shí)鐘端口 inout sda。 //AT24C08 的數(shù)據(jù)端口 20 output [2:0]ackflag。 //后面顯示接收到數(shù)據(jù)的標(biāo)志 output [7:0] outdata。 //數(shù)碼管顯示的數(shù)據(jù) /************************************************************************************/ //分頻部分 ， 通過分頻獲取串行總線器件的時(shí)鐘信號(hào) reg[2:0] t。 //t=0:scl 上升沿， t=1:scl 高電平中間， t=2:scl 下降沿，t=3:scl 低電平中間 reg[8:0] t_delay。 //500 循環(huán)計(jì)數(shù)，產(chǎn)生 iic 所需要的時(shí)鐘 100khz Max:400KHZ reg scl_r。 //時(shí)鐘脈沖寄存器 parameter pre_t = 500。// /************************************************************************************/ always @ (posedge clk or negedge rst_n) if(!rst_n) t_delay = 939。d0。 else if(t_delay == 939。d499) t_delay = 939。d0。 //計(jì)數(shù)到 10us 為 scl 的周期，即 100KHz