【文章內(nèi)容簡介】 signal p3B0L2Add : std_logic_vector 4 downto 0 。signal p3A1L2Add : std_logic_vector 4 downto 0 。signal p3A0L3Add : std_logic_vector 5 downto 0 。signal p3B0L3Add : std_logic_vector 5 downto 0 。 SubSystem Hierarchy Simulink Block bxn1mponent bxn1m port clock : in std_logic 。 sclr : in std_logic 。 AltBus : in std_logic 。 AltBus1 : out std_logic_vector 1 downto 0 。end ponent 。 SubSystem Hierarchy Simulink Block bxn1m1ponent bxn1m1 port clock : in std_logic 。 sclr : in std_logic 。 AltBus : in std_logic 。 AltBus1 : out std_logic_vector 1 downto 0 。end ponent 。 SubSystem Hierarchy Simulink Block bxn1m2ponent bxn1m2 port clock : in std_logic 。 sclr : in std_logic 。 AltBus : in std_logic 。 AltBus1 : out std_logic_vector 1 downto 0 。end ponent 。 SubSystem Hierarchy Simulink Block bxn1m6ponent bxn1m6 port clock : in std_logic 。 sclr : in std_logic 。 AltBus : in std_logic 。 AltBus1 : out std_logic_vector 1 downto 0 。end ponent 。 SubSystem Hierarchy Simulink Block bxn1m7ponent bxn1m7 port clock : in std_logic 。 sclr : in std_logic 。 AltBus : in std_logic 。 AltBus1 : out std_logic_vector 1 downto 0 。end ponent 。 SubSystem Hierarchy Simulink Block bxn1m8ponent bxn1m8 port clock : in std_logic 。 sclr : in std_logic 。 AltBus : in std_logic 。 AltBus1 : out std_logic_vector 1 downto 0 。end ponent 。 SubSystem Hierarchy Simulink Block bxpmponent bxpm port clock : in std_logic 。 sclr : in std_logic 。 AltBus : in std_logic 。 AltBus1 : out std_logic_vector 1 downto 0 。end ponent 。 SubSystem Hierarchy Simulink Block bxpm1ponent bxpm1 port clock : in std_logic 。 sclr : in std_logic 。 AltBus : in std_logic 。 AltBus1 : out std_logic_vector 1 downto 0 。end ponent 。 SubSystem Hierarchy Simulink Block bxpm2ponent bxpm2 port clock : in std_logic 。 sclr : in std_logic 。 AltBus : in std_logic 。 AltBus1 : out std_logic_vector 1 downto 0 。end ponent 。 SubSystem Hierarchy Simulink Block bxpm3ponent bxpm3 port clock : in std_logic 。 sclr : in std_logic 。 AltBus : in std_logic 。 AltBus1 : out std_logic_vector 1 downto 0 。end ponent 。 SubSystem Hierarchy Simulink Block bxpm4ponent bxpm4 port clock : in std_logic 。 sclr : in std_logic 。 AltBus : in std_logic 。 AltBus1 : out std_logic_vector 1 downto 0 。end ponent 。signal AShiftTapsi_unconnected : std_logic。Beginassert 1 0 report altversion severity Note。 Output I/O assignment from Simulink Block AltBus1AltBus1 A3W。 Global reset circuitry for the input global reset sclrpsclr sclrp。 Input I/O assignment from Simulink Block AltBusA0W AltBus。 Constant assignment Simulink Block Constant1A1W 19 downto 0 00000000000000001010。 Sum Operator Simulink Block ParallelAdderSubtractorp3A0L0Add A9W。p3B0L0Add A14W。p3A1L0Add A6W。p3B1L0Add A5W。p3A2L0Add A13W。p3B2L0Add A4W。p3A3L0Add A8W。p3B3L0Add A7W。p3A4L0Add A12W。p3B4L0Add A11W。p3A5L0Add A10W。 Unsigned to Signed type extension msb 39。039。A4W 2 39。039。 Unsigned to Signed type extension msb 39。039。A5W 2 39。039。 Unsigned to Signed type extension msb 39。039。A6W 2 39。039。 Unsigned to Signed type extension msb 39。039。A7W 2 39。039。 Unsigned to Signed type extension msb 39。039。A8W 2 39。039。 Unsigned to Signed type extension msb 39。039。A9W 2