【文章內(nèi)容簡介】 … … … … A0 A4 選通 0 1 31 0 1 31 … … *數(shù)據(jù)讀出： 字選線加電壓時，位線電壓為所選存儲元的數(shù)據(jù) 32 可編程 ROM(PROM) *特征： 用戶可 一次性修改 信息 (電寫入 )； *存儲元狀態(tài)： 用 二極管 /熔絲 的 通 /斷 表示 “ 1”/“0”； VCC 字選擇線 X 數(shù)據(jù)線D VCC 熔絲未斷 (“1”) 字選擇線 X 數(shù)據(jù)線D 熔絲已斷 (“0”) VD VD *數(shù)據(jù)寫入： 字線 X加電壓， 若寫 0— VD=V地 → 熔絲熔斷， 若寫 1— VD=V中 → 熔絲不斷； *數(shù)據(jù)讀出： 字線 X加電壓、 VD=V中 ， 檢測 VD變化可讀出數(shù)據(jù) 33 可擦除可編程 ROM(EPROM) *特征： 用戶 可多次修改 信息 (電寫入、光擦除 )； *存儲元狀態(tài)： 常用 浮柵雪崩注入 MOS管 (即 FAMOS管 )的 浮柵 Gf是 /否帶電荷 表示 “ 1”/“0”； D S P基體 N 源極 S 漏極 D SiO2 N 浮柵 Gf P基體 N 源極 S 漏極 D SiO2 N 浮柵 Gf －－－－ ＋＋＋＋ *數(shù)據(jù)讀出： Gf帶電荷時 → FAMOS導(dǎo)通 → VD=0V，否則 VD=VCC； (a)讀出時 字選線 X 數(shù)據(jù)線D VCC *寫數(shù)據(jù) “ 1”(寫入 )： VPP=+25V、脈沖寬度約 50ms； (b)寫 “ 1”時 數(shù)據(jù)線D 字選線 X VPP *寫 數(shù)據(jù) “ 0”(擦除 )： 用 紫外線照射 10～ 20分鐘 (Gf上電子獲得光子能量 → 穿過 SiO2層 → 與基體電荷中和 )→ 整個芯片一起擦除 34 電可擦除可編程 ROM(E2PROM) *特征： 用戶 可多次修改 信息 (電寫入、電擦除 )； *存儲元狀態(tài)： 用 浮柵隧道氧 化層 MOS管 (即 Flotox管 )的 浮柵 是 /否帶電荷 表示 “ 1”/“0”； N 基體 P S D GC SiO2 P D S GC *數(shù)據(jù)讀出： Gf帶電荷 時 → Flotox截止 → VD不變，否則 VD=0V； └───────┴→ 需 ≥ +7V的 GC 字選線 X 位線D GC +3V +5V (a)數(shù)據(jù)讀出 +20V (c)寫數(shù)據(jù) 1(擦除 ) 字選線 X 位線D GC +20V +0V +20V +0V (b)寫數(shù)據(jù) 0(寫入 ) 字選線 X 位線D GC +20V *數(shù)據(jù)寫入與擦除： 寫 0時 Gf放電，寫 1時 Gf吸收電荷； 通常同一行存儲元的 GC互連 → 擦除精度 通常 為行 35 閃速存儲器 (FLASH) *特征： 用戶 可多次修改 信息 (電寫入、電擦除 )； *存儲元狀態(tài)： 與疊柵 EPROM類似，但 氧化層 更薄 D S P基體 N S D GC SiO2 N GC *數(shù)據(jù)寫入與擦除： 與 E2PROM相同，擦除與源極 S有關(guān)； 通常一定數(shù)量存儲元的 S互連 → 擦除精度 通常 為塊 操作 速度更快 *數(shù)據(jù)讀出： 與 E2PROM相同； VS=0V (a)讀出狀態(tài) 字線 X 位線D +5V 字線 X 位線D 0V VS=+12V (c)寫數(shù)據(jù) 0(擦除 ) 0V 字線 X 位線D +12V VS=0V (b)寫數(shù)據(jù) 1(寫入 ) +6V 36 167。 主存儲器 一、主存儲器的組成 *主存儲器相關(guān)概念： 主存容量 =主存單元長度 主存單元個數(shù) 實際配置的主存 bw1 … b0 …… … 主存地址空間 主存單元長度 … … 0?00?0 0?01?1 0?10?0 1?11?1 …… … …… … 主存地址長度 An1 A0 計算機結(jié)構(gòu)設(shè)計時確定的參數(shù) 軟硬件遵守此約定 (如 CPU引腳數(shù)量 等 ) 37 *應(yīng)用對主存空間的需求： 系統(tǒng)程序區(qū) (如機器 啟動時 的 BIOS) 用戶程序區(qū) (如機器 啟動后 的 OS等 ) bx ? b 0 0?0 1?1 … …… … 主存地址空間 需求 — 只讀、非易失性 需求 — 讀寫 *主存儲器的組成： ①由 ROM、 RAM芯片 組成的 特定存儲字長 的存儲器； ② ROM空間大小 固定 、 RAM空間大小 可選配 (≤ 最大空間 ) 靜態(tài)程序區(qū) (大小固定 ) 動態(tài)程序區(qū) (大小可選 ) SRAM 或 DRAM ROM 主存單元長度 (特定值 ) CPU按此設(shè)置引腳 38 二、主存儲器的邏輯設(shè)計 存儲器容量 =存儲字長 存儲字?jǐn)?shù) =存儲單元長度 存儲單元個數(shù) *主存邏輯設(shè)計： 使用 ROM、 SRAM或 DRAM芯片進行 容量擴展 ，實現(xiàn) 主存單元長度 和 主存單元個數(shù) 。 *存儲器容量擴展方法： 位擴展法、字?jǐn)U展法、字位擴展法 位擴展法 (又稱 并聯(lián)擴展 ) *目的： 擴展存儲器的 存儲字長 存儲器容量擴展的特例 *芯片連接特征： 各芯片 數(shù)據(jù)引腳 連接不同， 其余引腳 連接相同 39 例 1— 用 1K 1位 SRAM芯片 構(gòu)成 1K 4位存儲模塊 A9 A0 D3~D0 WE 1K 1b SRAM … CS 1K 1b SRAM 1K 1b SRAM 1K 1b SRAM … … … … … … 例 2— 用 1K 1位 DRAM芯片 (地址分兩次傳送 )構(gòu)成 1K 4位存儲模塊 A4 A0 D3~D0 WE 1K 1b DRAM … RAS 1K 1b DRAM 1K 1b DRAM 1K 1b DRAM CAS … … … … … … 1K 1b ?? ?? ?? 1K 1b … bit3 ? bit 0 0000000000 0000000001 1111111111 40 字?jǐn)U展法 (又稱 串聯(lián)擴展 ) *目的： 擴展存儲器的 存儲字?jǐn)?shù) 例 3— 用 1K 4位 SRAM芯片 構(gòu)成 2K 4位存儲模塊 解： ① 芯片數(shù)量 — ② 各芯片 地址范圍 — 存儲模塊有 log2(2K)=11位地址， 共需 (2K 4b)247。 (1K 4b)=2片； A9 A0 D3~D0 WE 1K 4b SRAM(0) … CS A10 1K 4b SRAM(1) … … … … amp。 amp。 b3 ? b 0 1K 4b (1) 00000000000(000H) ?? 01111111111(3FFH) 10000000000(400H) ?? 11111111111(7FFH) 1K 4b (0) 各芯片 片選有效邏輯 — 0、 1芯片分別為 A10=0、 A10=1 練習(xí) 1— 用 1M 4位 SRAM芯片構(gòu)成 4M 4位存儲模塊 41 CS A21 A20 2:4 譯碼器 1M 4(0) 1M 4(1) 1M 4(2) 1M 4(3) Y0 Y3 GE B A 例 4— 用 1K 4位 DRAM芯片 (地址分兩次傳送 )構(gòu)成 4K 4位存儲模塊 解： 封裝地址方法 — A5 無法在第 1次地址中獲得 A5， 行不通！ 獨立控制方法 — 1K 4b DRAM 1K 4b DRAM 1K 4b DRAM 1K 4b DRAM A4～ A0 D3～ D0 WE CAS RAS3 RAS0 ～ A4~A0 D3~D0 WE RAS CAS A5 A11A10A9A8A7A6 A5A4A3A2A1A0 第 1次地址 第 2次地址 根據(jù)芯片約定的地址范圍，使 RASi有效， 容易實現(xiàn)！ 42 字位擴展法 *目的： 同時擴展存儲器的 存儲字長 和 存儲字?jǐn)?shù) 例 5— 用 1K 4位 SRAM芯片 構(gòu)成 2K 8位存儲模塊 解： ① 芯片數(shù)量 — 共需 (2K 8b)247。 (1K 4b)=4片； 芯片 片選有效邏輯 0、 1 A10=0 3 A10=1 b7 ～ b4 1 1K 4b b3 ～ b0 0 1K 4b 3 1K 4b 2 1K 4b 00000000000(000H) ? 01111111111(3FFH) 10000000000(400H) ? 11111111111(7FFH) A10 D3～ D0 A9～ A0 D7～ D4 WE 1K 4b SRAM(0) CS 1K 4b SRAM(1) 1K 4b SRAM(2) 1K 4b SRAM(3) amp。 amp。 ③ 連接圖 — ② 各芯片地址范圍 — 存儲模塊有 log2(2K)=11位地址， 43 練習(xí) 2— 用 1K 4位 SRAM芯片構(gòu)成 4K 8位存儲模塊 例 6— 用 1K 4位 ROM、 1K 8位 SRAM芯片構(gòu)成 4K 8位存儲模塊，其中前 1KB空間為只讀空間 解： ① 芯片數(shù)量 — 共需 ROM 2片、 SRAM 3片； ② 各芯片地址范圍 — 模塊有 log2(4K)=12位地址 芯片有 10位地址 ROM 1 ROM 0 SRAM 1 00 XXXXXXXXXX 01 XXXXXXXXXX 10 XXXXXXXXXX 11 XXXXXXXXXX SRAM 2 SRAM 3 ③ 連接圖 — A11 A10 D3～ D0 A9～ A0 D7～ D4 WE 1K 4b ROM(1) CS 1K 8b SRAM(1) 1K 8b SRAM(2) 1K 8b SRAM(3) 1K 4b ROM(0) 2:4 譯碼器 Y0 B A GE 44 三、主存儲器與 CPU的連接 CPU與外部的接口 *CPU訪問外部的過程： 馮 諾依曼模型 要求按地址訪問 CPU AB DB CB 主存 ① 地址 I/O設(shè)備 ① 命令 ② 狀態(tài) ② 數(shù)據(jù) *CPU與外部的接口： 包括地址、數(shù)據(jù)、控制和狀態(tài) 4種信號 CPU(早期 ) DY1～ D0 AX1～ A0 WR RD IO/ M READY CPU(現(xiàn)代 ) DY1～ D0 AX1～ A0 READY W/R ADS IO/ M 注： ①地址引腳 — 引腳數(shù)量為地址一次性全部發(fā)送的地址位數(shù)， 引腳數(shù)量與實際配置主存空間無關(guān)； ② 如何表示讀 /寫狀態(tài)與空閑狀態(tài) — 必須用 ≥ 2個信號表示； ③ 如何區(qū)分訪問的是主存或 I/O設(shè)備 — 常用控制信號 IO/ M區(qū)分 45 主存儲器與 CPU的連接 主存 連接與控制 電路 … CPU *需進行信號及時序的轉(zhuǎn)換： 可表示無操作、 MEM操作、 I/O操作 按一次傳送全部地址方式設(shè)置引腳 可由 SRAM或 DRAM構(gòu)成 *SRAM主存與 DRAM主存的接口信號： SRAM 模塊 WE CS D7～ D0 A18～ A0 DRAM 控制器 A8～A0