【文章內容簡介】 ）（譯碼器、編碼器）的特點是在任一時刻只有一個輸入有效。2．（ ）（譯碼器、編碼器）的特點是在任一時刻只有一個輸出有效。3．二進制譯碼器有n個輸入端，（ ）個輸出端。且對應于輸入代碼的每一種狀態(tài)，輸出中有（ ）個為1（或為0），其余全為0（或為1）。4．由于二十進制譯碼器有（ ）根輸入線，（ ）根輸出線，所以又稱為（ ）線（ ）線譯碼器。5．對于二進制譯碼器，其輸出為（ ）的全部最小項。6．74LS138要進行正常譯碼，必須滿足G1=（ ） ，G2A=（ ），G2B=（ ）。7．當74LS138的輸入端G1=1 ，G2A=0，G2B=0，A2A1A0=101時，它的輸出端（ ）（Y0~Y7）為0。8．74LS138有（ ）個輸出端，輸出（ ）電平有效。9．74LS42有（ ）個輸出端，輸出（ ）電平有效。10．74LS47可驅動共（ ）極數碼管，74LS48可驅動共（ ）極數碼管。11．當74LS48的輸入端LT=1，RBI=1，BI/RBO=1，DCBA=0110時，輸出端abcdefg=( )；當BI/RBO=0，而其它輸入端不變時，輸出端abcdefg=( )。12．圖434是將38譯碼器74LS138擴大為416譯碼器。其輸入信號A、B、C、D中（ ）為最高位。13．如果用譯碼器74LS138實現(xiàn)，還需要一個（ ）（2，3）輸入端的與非門，其輸入端信號分別由74LS138的輸出端（ ）（Y0~Y7）產生。自測練習1．僅用數據選擇器（例如8選1 MUX、4選1 MUX）無法實現(xiàn)的邏輯功能是：(a)數據并/串變換；(b)數據選擇；(c) 產生邏輯函數。2．一個十六選一數據選擇器，其地址輸入端有（ ）個。(a)16 (b)2 (c)4 (d)83．設AA0為四選一數據選擇器的地址輸入端，DDDD0為數據輸入端，Y為輸出端，則輸出Y與AA0及Di之間的邏輯表達式為( )。(a). (b). (c). (d) 4．參看圖434，如果74LS151的G=0，A2A1A0=011，則Y=（ ），如此時輸入端D0~D7均為1，則Y=（ ）。5．參看圖434，如果74LS151的G=1，則Y=（ ），W=（ ）。此時輸出與輸入（ ）（有關，無關）。6．參看題6圖，如果變量A、B取值為11，輸出Y為（ ）；變量A、B取值為00，輸出Y為（ ）。自測練習1．半加器有（ ）個輸入端，（ ）個輸出端；全加器有（ ）個輸入端，（ ）個輸出端。2．兩個四位二進制數1001和1011分別輸入到四位加法器的輸入端，并且其低位的進位輸入信號為1，則該加法器的輸出和值為（ ）。3．串行進位的加法器與并行進位的加法器相比，運算速度（ ）（快，慢）。4．（11001011）補碼=（ ），（10001011）補碼=（ ），（10001011）原碼=（ ）。5．使用兩個半加器和一個（ ）門可以構成一個全加器。6．設全減器的被減數、減數和低位來的借位數分別為A、B、C，則其差輸出表達式為（ ），借位輸出表達式為（ ）。自測練習1．將二進制數A=1011和B=1010作為74LS85的輸入，則其三個數據輸出端L1(A＞B)為（ ），L2(A＞B) 為（ ）和L3(A＝B)為（ ）。2．74LS85不進行級聯(lián)時，其三個級聯(lián)輸入端A＇B＇、A＇B＇和A＇=B＇分別接（ ）電平。3．參看圖459，將二進制數A=11001011和B=11010100作為八位數值比較器的輸入時，四位數值比較器C0的的三個數據輸出端分別為（ ）；四位數值比較器C1的的三個數據輸出端分別為（ ）。1．需要（ ）位才能將一個十進制數字編碼為BCD碼。2．將8421BCD碼10000101轉換為二進制碼為（ ）。3．將（1010）2轉換為格雷碼是（ ）。4．將格雷碼（0100）G轉換為二進制數是（ ）。5．將8位二進制碼轉換為格雷碼，需要（ ）個異或門構成。專業(yè)詞匯漢英對照組合邏輯電路：Combinational logic circuits編碼器：Encoder二進制編碼器：Binary EncoderBCD碼編碼器：DecimaltoBCD Encoder優(yōu)先編碼器：Priority Encoder譯碼器：Decoder 二進制譯碼器：Binary DecoderBCD碼譯碼器：BCDtodecimal Decoder低電平有效：activeLOW高電平有效：activeHIGH七段顯示譯碼器：BCDto7Segment display Decoder試燈(LT):Lamp Test動態(tài)滅零輸入(RBI)：Ripple Blanking Input滅燈輸入和動態(tài)滅零輸出(BI/RBO)：Blanking Input/ Ripple Blanking Output共陰極數碼顯示管：moncathode display共陽極數碼顯示管：monanode display數據選擇器：Multiplexer 數據分配器：Demultiplexer半加器：Halfadder全加器：Fulladder多位加法器：multibit adder數值比較器：Comparator碼組轉換器：Code Converter競爭冒險：Race and hazard 第5章 觸發(fā)器自測練習1．或非門構成的基本RS觸發(fā)器的輸入S=R=0，當輸入S變?yōu)?時，觸發(fā)器的輸出將會（ ）。 （a）置位 （b）復位 （c）不變 2．與非門構成的基本RS觸發(fā)器的輸入S=1，R=1，當輸入S變?yōu)?時，觸發(fā)器輸出將會（ ）。 （a）保持 （b）復位 （c）置位3．或非門構成的基本RS觸發(fā)器的輸入S=1，R=1時，其輸出狀態(tài)為（ ）。（a）Q=0，=1 （b）Q=1，=0（c）Q=1，=1 （d）Q=0，=0 （e）狀態(tài)不確定4．與非門構成的基本RS觸發(fā)器的輸入S=0，R=0時，其輸出狀態(tài)為（ ）。（a）Q=0，=1 （b）Q=1，=0（c）Q=1，=1 （d）Q=0，=0 （e）狀態(tài)不確定5．基本RS觸發(fā)器74LS279的輸入信號是（ ）有效。 （a） 低電平 （b） 高電平 6．觸發(fā)器引入時鐘脈沖的目的是（ ）（改變輸出狀態(tài)，改變輸出狀態(tài)的時刻受時鐘脈沖的控制）。7．與非門構成的基本RS觸發(fā)器的約束條件是（ ）。（a）S=0，R=1 （b）S=1，R=0（c）S=1，R=1 （d）S=0，R=08．鐘控RS觸發(fā)器的約束條件是（ ）。（a）S=0，R=1 （b）S=1，R=0（c）S=1，R=1 （d）S=0，R=09．RS觸發(fā)器74LS279中有兩個觸發(fā)器具有兩個S輸入端S1和S2，它們的邏輯關系是（ ）。（a）或 （b）與 （c）與非 （d）異或10．觸發(fā)器的輸出狀態(tài)是指（ ）（）的狀態(tài)。自測練習1．要使電平觸發(fā)D觸發(fā)器置1，必須使D=（ ）、CP=（ ）。2．要使邊沿觸發(fā)D觸發(fā)器直接置1，只要使SD＝（ ）、RD＝（ ）即可。3．對于電平觸發(fā)的D觸發(fā)器或D鎖存器，（ ）情況下Q輸出總是等于D輸入。4．對于邊沿觸發(fā)的D觸發(fā)器，下面（ ）是正確的。（a）輸出狀態(tài)的改變發(fā)生在時鐘脈沖的邊沿（b）要進入的狀態(tài)取決于D輸入（c）輸出跟隨每一個時鐘脈沖的輸入（d）（a）（b）和（c）5．“空翻”是指（ ）。（a）在脈沖信號CP=1時，輸出的狀態(tài)隨輸入信號的多次翻轉 （b）輸出的狀態(tài)取決于輸入信號 （c）輸出的狀態(tài)取決于時鐘和控制輸入信號 （d）總是使輸出改變狀態(tài)6．對于74LS74，D輸入端的數據在時鐘脈沖的（ ）（上升，下降 ）邊沿被傳輸到（ ）（）。7．要用邊沿觸發(fā)的D觸發(fā)器構成一個二分頻電路，將頻率為100Hz的脈沖信號轉換為50Hz的脈沖信號，其電路連接形式為（ ）。自測練習1．主從JK觸發(fā)器是在（ ）采樣，在（ ）輸出。2．JK觸發(fā)器在（ ）時可以直接置1，在（ ） 時可以直接清0。3．JK觸發(fā)器處于翻轉時輸入信號的條件是（ ） （a） J=0，K=0 （b）J=0，K=1 （c） J=1，K=0 （d）J=1，K=14．J=K=1時，邊沿JK觸發(fā)器的時鐘輸入頻率為120Hz。Q輸出為（ ）。 （a） 保持為高電平 （b）保持為低電平 （c） 頻率為60Hz波形 （d）頻率為240Hz波形5．JK觸發(fā)器在CP作用下，要使Qn+1=Qn，則輸入信號必為（ ）。 （a） J=K=0 （b）J= Qn，K=0 （c） J= Qn，K= Qn （d）J=0，K=06．下列觸發(fā)器中，沒有約束條件的是（ ）。 （a） 基本RS觸發(fā)器 （b）主從JK觸發(fā)器 （c） 鐘控RS觸發(fā)器 （d）邊沿D觸發(fā)器7．JK觸發(fā)器的四種同步工作模式分別為（