【文章內容簡介】 O”總線 ,為標準的 ITU 65 YUV 4： 2： 2 格式。 7113 兼 容 PAL、 NTSC、 SECAM 多種制式 ,可以自動檢測場頻適用的50 或 60Hz,可以在 PAL、 NTSC 之間自動切換。 7113 內部具有一系列寄存器 ,可以配置為不同的參數 ,對色度、亮度等的控制都是通過對相應寄存器改寫不同的值 ,寄存器的讀寫需要通過 I2C 總線進行。 系統(tǒng)其它模塊的設計 1．存儲器 SDRAM 具有存儲量大的優(yōu)勢，但本 系統(tǒng)中 乒乓緩存機制 主要 采用SRAM。后面的章節(jié)將闡述為何選用 SRAM 作為 乒乓緩存機制的儲存器 。西安理工大學本科生畢業(yè)設計（論文） 13 FPGA 具有和 SRAM 的 較好的融合能力 ，而 SRAM 具有比 SDRAM 高速特點 。 2． 電源模塊 電 源模塊的設計是依照 系統(tǒng)其它部分的電源要求決定的，因此在系統(tǒng)其它部分芯片的選型上應該考慮電源的要求， 芯片的電壓要求應該盡量一致，以簡化電源的設計 。本系統(tǒng)主要需求的電源為 與 。EP2C35 的電源模塊如圖 2－ 5 所示 圖 25 EP2C35 的電源模塊 本 系統(tǒng)中有些芯片的接口的時序要求都比較嚴格和苛刻，用分立元件來實現會使系統(tǒng)變得復雜凌亂，因此 本 系統(tǒng) 基于 FPGA 的平臺 通過軟件編程出不同的分頻電路并優(yōu)化來滿足系統(tǒng)的時序要求。 系統(tǒng) 硬件 整體框圖 隨著微處理器、專用邏 輯器件、以及 DSP 算法以 IP 核的形式嵌入到FPGA 中， FPGA 可實現的功能越來越強， FPGA 在現代電子系統(tǒng)設計中正發(fā)揮著越來越重要的作用。本文設計的顯示控制器就是用 Verilog HDL語言描述，基于 FPGA 而實現的。該系統(tǒng)硬件框圖如圖 26 所 。 張樂 ： 基于 FPGA 的實時圖像處理研究 14 圖 像 傳 感 器A / D D S PYCrCb顯 示 控 制 器S R A MS R A MR G BD / AV G A 接 口HV 圖 26 圖像處理 硬件 系統(tǒng)框圖 任務流程 對于本系統(tǒng)， 主要工作流程如圖 26 所示 西安理工大學本科生畢業(yè)設計（論文） 15 圖 26 設計 流程圖 構建圖像處理硬件平臺的 用 Ve rilog 編寫頂層程序 編寫視頻信號 采集處理 程序 RAM 讀取程序 移植圖像處理算法程序 Display 對接收的圖像，數據進行算法測試 編寫數據 傳輸程序 編寫圖像顯示程序 張樂 ： 基于 FPGA 的實時圖像處理研究 16 3 系統(tǒng)硬件設計 EP2C35 及 其特點 EP2C35 本系統(tǒng) 采用 了 ALTERA 公司 Cyclone2 系列的 EP2C35 開發(fā)板，支持PAL/NTSC 制式 的視頻輸入，輸出格式為 VGA 格式，具有電源管理模塊和電源指示燈。 兩片 8MB K4S641632 SDRAM 芯片組成 32 位寬共 16M BYTE容量，其中每片設計為可兼容 64MB SDRAM 芯片，總共最大可擴充到 128MB；兩片 512KB 的 IS61LV25616AL SRAM 芯片組成 32 位寬共 1M BYTE 容量，其中每片設計為可兼容 1MB，總共最大可擴充到 2MB； 其特 點為功耗小，可擴展性能力比較強。 圖 31 EP2C35 核心開發(fā)板原理圖 對應的管腳分配原理圖 西安理工大學本科生畢業(yè)設計（論文） 17 圖 32 EP2C35 管腳 原理圖 外圍硬件 設計 該 基于 FPGA 的 圖像采集 系統(tǒng) 的電路 設計。 主要包括 視頻 A/D 轉化 芯片 SAA7113H、 采 樣 控制器 下 、 存儲 芯片 SDRAM。由該系統(tǒng)得到 分辨率800*600、 60Hz 的 圖像 。 SAA7113H 的初始化設置 通過 I2C 總線來實現。 該 基于 FPGA 的 圖像采集 系統(tǒng) 的電路 設計。 主要包括 視頻 A/D 轉化 芯片 SAA7113H、 采 樣 控制器 下 、 存儲 芯片 SRAM。由該系統(tǒng)得 到 分辨率800*600、 60Hz 的 圖像 。 SAA7113H 的初始化設置 通過 I2C 總線來實現。 該圖像采集系統(tǒng)主要由模擬視頻信號解碼模塊， I2C 控制接口模塊，采樣控制模塊， SDRAM 存儲控制模塊。 SAA7113H 芯片把從 CCD采集來的模擬 視頻信號 轉化成 Y U V =4 2 2 格式 的數字圖像信號 。這些信號在同步脈沖的作用下進入采集控制器 。張樂 ： 基于 FPGA 的實時圖像處理研究 18 采樣控制器 在奇 偶場 控制信號下 把圖像 信 息 存入 SRAM 中 。 該系統(tǒng)可以實現 由隔行 掃描圖像 到逐行圖像的轉化 及存儲 。 圖像采集 系統(tǒng)框架 如圖 3－ 3 所示： 圖 33 圖像采集系統(tǒng)框架 電源模塊 本系統(tǒng)主要需求的電源為 與 。 EP2C35 的電源模塊如圖 2－ 5 所示 圖 34 EP2C35 的電源模塊 西安理工大學本科生畢業(yè)設計（論文） 19 視頻解碼 SAA7113 從模擬攝像頭輸出的視頻信號中除了包括圖像信號外，還包括場同步、行同步等信號，它們和圖像信號混合在一起，所以不能直接對其進行 A/D 轉換。要得到圖像數據，首先就要對視頻信號進行必要的同步分離。對視頻信號進行同步分離可以采用分離元件也可以采用專用的視頻解碼芯片。本系統(tǒng)中采用 Philips 公司的可編程視頻解碼器 。 SAA7113 是飛利浦公司視 頻解碼系列芯片的一種，在很多視頻產品 ， 如電視卡，MPEG2, MPEG4 中都有應用。 SAA7113 的主要作用是把輸入的模擬視頻信號解碼成標準的 VPO 數字信號，相當于一種 A/D 器件。主要功能特點如下： ，并可以進行內部模擬信號源選擇，如4CVBS, 2Y/C 或者 1xY /C 和 2CVBS； 2．對所選的 CVBS(或 Y/C)通道可編程實現靜態(tài)增益控制或者自動增益控制，且有兩個內置的模擬抗混疊濾波器； 50Hz 和 60Hz 場頻視頻信號，在 PAL 和 NTSC 制式間自動切換。 可對下列制式的視頻信號進行亮度和色度處理： PAL BGHI, PAL N，聯合 PALN, PALM, NTSC M. NTSC N, NTSC 4. 43, NTSCJapan和 SECAM； 4. VPO 總線輸出標準 ITU656 YUV4:2:2 格式的數字視頻； 的晶振； CI2 總線，最高速率可達 400kbit/s； 內部結構如圖 39 所示。 張樂 ： 基于 FPGA 的實時圖像處理研究 20 圖 39 SAA7113 結構圖 四條視頻信號輸入 引腳 :AI l l , AI12, AI21, AI22。當視頻信號從上述一引腳進入之后，首先進行模擬數字轉換處理，然后通過緩沖器輸出一路到 AOUT 端用于監(jiān)視，另一路經 A/D 后產生數字色度信號和亮度信號分別對其進行處理。經過處理后的亮度信號一路送到色度信號處理電路經過綜合處理后產生 Y, U, V 信號，再經過格式化后從 16 位的 VPO 輸出 ；另一路進入同步分離電路，并經數字 PLL 產生行、場同步信號 HS 和 VS，同時 PLL 驅動時鐘發(fā)生電路產生與 HS 鎖定的時鐘信號 LLC。 色度信號處理電路的工作過程通常是 。從 A/D 出來 的 8 位數字色度信號被送入平方解碼器，在此利用了兩個副載波信號，其中副載波信號的西安理工大學本科生畢業(yè)設計（論文） 21 相位與解碼器成 ?0 或 ?90 的關系，頻率由當前所輸入視頻信號的色彩制式所決定。從平方解碼器出來的色差信號經過一個低通濾波器后便可獲得所需帶寬的色差信號。 Y 信號也被送到色度信號處理器，經過延時補償與梳狀濾波后的 YUV 信號一起進入 RGB 變換矩陣以產生 RGB 信號，然后通過格式選擇器由 VPO 輸出。 SAA7113 有 256 個內部寄存器 (Subaddress00H～ FFH)， 其中 00H 芯片版本信息寄存器是只讀的。 01H～ 05H 是前端配置狀態(tài)寄存器，用于設置芯片前端模擬通道處理的工作狀態(tài)，具體根據輸入模擬視頻信號的類型和格式進行設置，例如模擬輸入處理的工作模式就是通過設置 02H 確定的。 06H～ 13H、 15H～ 17H 是解碼部分的工作方式配置寄存器，進行同步信號控制、 BCS 控制和輸出數據控制，其中 12H 寄存器用來設置 RTS0、 RTS1 的功能， 11H～ 13H 是輸出控制寄存器； 1FH 是只讀的解碼狀態(tài)寄存器，報告解碼過程中的各種信號狀態(tài)； 40H～ 60H、 60H～62H 是行 /場圖像控制、狀態(tài)寄存器，用于設置 VPO 的數據格式等；內部寄存器 14H、 18H～ 1EH、 20H～ 3FH 及 63H～ FFH 保留使用。 SAA7113 的電路圖如圖所示： 張樂 ： 基于 FPGA 的實時圖像處理研究 22 模塊在 Verilog 編程語言 的控制 下 ，把 SAA7113H 輸出的一幀灰度數字視頻圖像數據進行奇偶場的分開存儲， 接收從 7113 輸出的 8 位數據 ,達到隔行到逐行的圖像轉換，與此同時，通過 控制行采集數和列采集數，滿足 800*600、 60Hz 的分辨率的要求 。 在場同步信號有效期（高電平）內，輸出行同步信號，從而就可以依照前面所講的讀出 每一行的數據，最終得到整幅的圖像數據。在場同步信號為低電平時，行同步信號的數據信號均無效。 圖 310 采樣控制器模塊 I2C 串行總線一般有兩根信號線，一根是雙向的數據線 SDA，另一根是時鐘線 SCL。所有接到 I2C 總線設備上的串行數據 SDA 都接到總線的 SDA 上，各設備的時鐘線 SCL 接到總線的 SCL 上。典型的 I2C 總線結構如圖 34 所示。 圖 34 I2C 總線 結構 設備上的串行數據線 SDA 接口電路應該是雙向的，輸出電路用于向總線上發(fā)送數據，輸入電路用于接收總線上的數據。而串行時鐘線也應是雙向的，作 為控制總線數據傳送的主機，一方面要通過 SCL 輸出電路西安理工大學本科生畢業(yè)設計（論文） 23 發(fā)送時鐘信號，另一方面還要檢測總線上的 SCL 電平，以決定什么時候發(fā)送下一個時鐘脈沖電平；作為接受主機命令的從機，要按總線上的 SCL信號發(fā)出或接收 SDA 上的信號，也可以向 SCL 線發(fā)出低電平信號以延長總線時鐘信號周期?？偩€空閑時，因各設備都是開漏輸出，上拉電阻 R使 SDA 和 SCL 線都保持高電平。任一設備輸出的低電平都將使相應的總線信號線變低，也就是說：各設備的 SDA 是 “ 與 ” 關系， SCL 也是 “ 與 ”關系。 總線對設備接口電路的制造工藝和電平都沒有特殊的要求（ NMOS、CMOS 都可以兼容）。在 I2C 總線上的數據傳送率可高達每秒十萬位，高速方式時在每秒四十萬位以上。另外，總線上允許連接的設備數以其電容量不超過 400pF 為限。 在 I2C 總線傳輸過程中，將兩種特定的情況定義為開始和停止條件：當 SCL 保持 “ 高 ” 時， SDA 由 “ 高 ” 變?yōu)?“ 低 ” 為開始條件；當 SCL保持 “ 高 ” 且 SDA 由 “ 低 ” 變?yōu)?“ 高 ” 時為停止條件 ，如圖 35 所示。開始和停止條件均由主控制器產生。使用硬件接口可以很容易地檢測到開始和停止條件，沒有這種接口的微機必須以每時鐘周期至少兩次對SDA 取樣，以檢測這種變化。 圖 35 起始位和停止位時序關系 總線的運行（數據傳輸）由主機控制。所謂主機是指啟動數據的傳送（發(fā)出啟動信號）、發(fā)出時鐘信號以及傳送結束時發(fā)出停止信號的設備，通常主機都是處理器。被主機尋訪的設備稱為從機。為了進行通訊，每個接到 I2C 總線的設備都有一個唯一的地址，以便于主機尋訪。主機和張樂 ： 基于 FPGA 的實時圖像處理研究 24 從機的數據傳送，可以由主機發(fā)送數據到從機，也可以由從機發(fā)到主機。凡是發(fā)送數據到總線的設備稱為發(fā)送器，從總線上接收數據的設備被稱為 接收 器。 I2C 總線在開始條件后的首字節(jié)決定 那個 被控器將被主控器選擇，例外的是 “ 通用訪問 ” 地址，它可以在所有期間尋址。當主控器輸出一地址時，系統(tǒng)中的每一器件都將開始條件后的前 7 位地址和自己的地址進行比較。如果相同，該器件即認為自己被主控器尋址，而作為被控接收器或被控發(fā)送器則取決于 R/W 位。 I2C 總線上傳送的一個數據字節(jié)由八位組成?？偩€對每次傳送的字節(jié)數沒有限制，但每個字節(jié)后必須跟一位應答位。數據傳送首先傳送最高位 (MSB)。首先由主機發(fā)出啟動信號 “ S”（ SDA 在 SCL 高電平期間由高電平跳變?yōu)榈碗娖?） ，然后由主機發(fā)送一個字節(jié)的數據。啟動信號后的第一個字節(jié)數據具有特殊含義：高七位是從機的地址，第八 位是傳送方向位， 0 表示主機發(fā)送數據 （ 寫 ） ， 1 表示主機接收數據 （ 讀 ） 。被尋址到的從機設備按傳送方