北理工vhdl實(shí)驗(yàn)報(bào)告(編輯修改稿)
2025-08-18 01:58 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 rt(a,b:in std_logic_vector(3 downto 0)。 s:out std_logic_vector(3 downto 0)。 cin:in std_logic。 cout:out std_logic)。end ponent。signal m1,m2,m3:std_logic。begin u1:adder4 port map(a(3 downto 0),b(3 downto 0),s(3 downto 0),cin,m1)。 u2:adder4 port map(a(7 downto 4),b(7 downto 4),s(7 downto 4),m1,m2)。 u3:adder4 port map(a(11 downto 8),b(11 downto 8),s(11 downto 8),m2,m3)。 u4:adder4 port map(a(15 downto 12),b(15 downto 12),s(15 downto 12),m3,cout)。end behav。測(cè)試程序:library ieee。use 。entity adder_tb isend entity adder_tb。architecture behav of adder_tb isponent adder port(a,b:in std_logic_vector(15 downto 0)。 s:out std_logic_vector(15 downto 0)。 cin:in std_logic。 cout:out std_logic)。end ponent。signal clk:std_logic:=39。039。signal a,b:std_logic_vector(15 downto 0)。signal s:std_logic_vector(15 downto 0)。signal cin:std_logic。signal cout: std_logic。begin w: adder port map( a=a,b=b,s=s,cin=cin,cout=cout )。 processbegin a=x0000。 b=x0000。 cin=39。139。 wait for 100ns。 a=0000100000000001。 b=0100000000000111。 cin=39。039。 wait for 100ns。 a=x1111。 b=x1111。 cin=39。139。 wait for 100ns。 a=0000100000000001。 b=1110000000000111。 cin=39。139。 wait 。 end process。end behav。四、仿真結(jié)果實(shí)驗(yàn)四 選擇運(yùn)算器一、實(shí)驗(yàn)?zāi)康模海?）對(duì)前幾次實(shí)驗(yàn)用到的知識(shí)進(jìn)行總結(jié)（2）綜合運(yùn)用理論課上的知識(shí)，完成選擇運(yùn)算器的設(shè)計(jì)二、實(shí)驗(yàn)原理（1）設(shè)計(jì)要求：輸出信號(hào)：一個(gè)COUT（15:0） ，16位乘法器：要求用部分積實(shí)現(xiàn)加法器：8位加法器，高7位補(bǔ)零完成比較器、乘法器、加法器的設(shè)計(jì)，不可以直接使用+，x運(yùn)算符直接實(shí)現(xiàn)。（2）選擇器運(yùn)算器總原理圖如下：（3）乘法器部分采用并行乘法器（4）加法器：8位加法器的設(shè)計(jì)和上一個(gè)試驗(yàn)類似，先設(shè)計(jì)一個(gè)4位加法器，進(jìn)而編譯8位加法器。三、實(shí)驗(yàn)代碼與門：library ieee。use 。entity and_2 is port(a,b:in std_logic。 y:out std_logic)。end and_2。architecture behav of and_2 isbegin y= a and b。end behav。 全加器：library ieee。use 。entity fau is port(a,b,cin:in std_logic。 s,cout:out std_logic)。end fau。architecture behav of fau isbegin s=a xor b xor cin。 cout=(a and b)or(a and cin)or(b and cin)。 end behav。頂層：library ieee。use 。use 。entity top_row is port(a:in std_logic。 b:in std_logic_vector(7 downto 0)。 sout,cout:out std_logic_vector(6 downto 0)。 p:out std_logic)。 end top_row。architecture behav of top_row isbegin u1:ponent and_2 port map(a,b(7),sout(6))。 u2:ponent and_2 port map(a,b(6),sout(5))。 u3:ponent and_2 port map(a,b(5),sout(4))。 u4:ponent and_2 port map(a,b(4),sout(3))。 u5:ponent and_2 port map(a,b(3),sout(2))。 u6:ponent and_2 port map(a,b(2),sout(1))。 u7:ponent and_2 port map(a,b(1),sout(0))。 u8:ponent and_2 port map(a,b(0),p)。 u9:for i in 0 to 6 generate cout(i)=39。039。 end generate。end behav。中層：library ieee。use 。use 。entity mid_row is port(a:in std_logic。 b:in std_logic_vector(7 downto 0)。 sin,cin:in std_logic_vector(6 downto 0)。 sout,cout:out std_logic_vector(6 downto 0)。 p:out std_logic)。 end mid_row。architecture behav of mid_row issignal and_out:std_logic_vector(6 downto 0)。begin u1:ponent and_2 port map(a,b(7),sout(6))。 u2:ponent and_2 port map(a,b(6),and_out(6))。 u3:ponent and_2 port map(a,b(5),and_out(5))。 u4:ponent and_2 port map(a,b(4),and_out(4))。 u5:ponent and_2 port map(a,b(3),and_out(3))。 u6:ponent and_2 port map(a,
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