【文章內(nèi)容簡介】 ：VHDL 語言效率高的重要體現(xiàn)之一就是如果設計人員的設計是被綜合到一個CPLD 器件或 FPGA 器件，那么就可以使設計的產(chǎn)品以最快的的速度上市。當產(chǎn)品的數(shù)量達到相當?shù)囊?guī)模時，采用 VHDL 語言能夠很容易地幫助設計人員實現(xiàn)轉(zhuǎn)成 ASIC 的設計。⑥ VHDL 語言標準、規(guī)范，易于共享和復用：VHDL 語言的語法規(guī)范、標準，可讀性強。由于 VHDL 語言是一種 IEEE 的工業(yè)標準硬件描述語言，具有嚴格的語法規(guī)范和統(tǒng)一的標準，因此它可以使設計人員之間進行交流和共享。 VHDL 語言的設計流程采用 VHDL 語言設計硬件電路系統(tǒng)的設計流程一般可以分為以下幾個步驟。①硬件電路系統(tǒng)設計要求的定義。② 編寫描述硬件電路系統(tǒng)功能的 VHDL 語言程序。③VHDL 語言程序的模擬。④VHDL 語言的綜合、優(yōu)化和布局布線。⑤布局布線后的設計模擬。⑥ 器件的編程。設計人員在從事硬件電路系統(tǒng)的合計過程中，編寫 VHDL 語言程序之前必須對硬件電路系統(tǒng)的設計目的有一個非常明確的認識才行。東北石油大學本科生課程設計（論文）8 II 及其他第三方開發(fā)工具 Quartus II 開發(fā)平臺簡介 Quartus II 是 Altera 提供的 FPGA/CPLD 開發(fā)集成環(huán)境，Altera 是世界最大可編程邏輯器件供應商之一。Quartus II 在 21 世紀初推出，是 Altera 前一代FPGA/CPLD 集成開發(fā)環(huán)境 MAX+plus II 的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。在 Quartus II 上可以完成設計輸入、HDL 綜合、布線布局（適配） 、仿真和下載和硬件測試等流程，它提供了一種與結構無關的設計環(huán)境，使設計者能方便地進行設計輸入、快速處理和器件編程。Altera 的 Quartus II 提供了完整的多平臺設計環(huán)境，能滿足各種特定設計的需要，也是單芯片可編程系統(tǒng)（SOPC）設計的綜合性環(huán)境和 SOPC 開發(fā)的基本設計工具，并為 Altera　DSP 開發(fā)包進行系統(tǒng)模型設計提供了集成綜合環(huán)境。Quartus II 設計工具完全支持 VHDL、Verilog 的設計流程，其內(nèi)部嵌有VHDL、Verilog 邏輯綜合器。 Quartus II 也可以利用第三方的綜合工具，如Leonardo Spectrum、Synplify Pro、FPGA Complier II，并能直接調(diào)用這些工具。同樣，Quartus II 具備仿真功能，同時也支持第三方的仿真工具，如 ModelSim。此外，Quartus II 與 MATLAB 和 DSP Builder 結合，可以進行基于 FPGA 的 DSP系統(tǒng)開發(fā)，是 DSP 硬件系統(tǒng)實現(xiàn)的關鍵 EDA 工具。Quartus II 包括模塊化的編譯器。編譯器包括的功能模塊有分析/ 綜合器（Analysis amp。 Synthesis） 、適配器（Filter） 、裝配器（Assembler） 、時序分析器（Timing Analyzer） 、設計輔助模塊（Design Assistant） 、EDA 網(wǎng)表文件生成器（EDA Netlist Writer）和編輯數(shù)據(jù)接口（Complier Database Interface）等。可以通過選擇 Start Complication 來運行所有的編譯器模塊，也可以通過選擇 Start 單獨運行各個模塊。還可以通過選擇 Complier Tool（Tools 菜單） ，在 Complier Tool 窗口中運行該模塊來啟動編輯器模塊。在 Complier Tool 窗口中，可以打開該模塊的設置文件或報告文件，或打開其他相關窗口。此外，Quartus II 還包含許多十分有用的 LPM（Library of Parameterized Modules）模塊，它們是復雜或高級系統(tǒng)構建的重要組成部分，在 SOPC 設計中被大量使用，也可在 Quartus II 普通設計文件一起使用。 Altera 提供的 LPM 函數(shù)均基于 Altera 器件的結構做了優(yōu)化設計。在許多實用情況中，必須使用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能。例如各類片上存儲器、DSP 模塊、東北石油大學本科生課程設計（論文）9...........................LVDS 驅(qū)動器、PLL 以及 SERDES 和 DDIO 電路模塊等。圖 31 中所示的上排是 Quartus II 編譯設計主控界面，它顯示了 Quartus II 自動設計的各主要處理環(huán)節(jié)和設計流程，包括設計輸入編輯、設計分析與綜合、適配、編程文件匯編（裝配） 、時序參數(shù)提取以及編程下載幾個步驟。在圖 11 下排的流程框圖，是與上面的 Quartus II 設計流程相對照的標準的 EDA 開發(fā)流程。Quartus II 編譯器支持的硬件描述語言有 VHDL（支持 VHDL’87 及 VHDL’97標準） 、Verilog HDL 及 AHDL（Altera HDL） ，AHDL 是 Altera 公司自己設計、制定的硬件描述語言，是一種以結構描述方式為主硬件描述語言，只有企業(yè)標準。Quartus II 允許來自第三方的 EDIF 文件輸入，并提供了很多 EDA 軟件的接口，Quartus II 支持層次化設計，可以在一個新的編輯輸入環(huán)境中對使用不同輸入設計方式完成的模塊（元件）進行調(diào)用，從而解決了原理圖與 HDL 混合輸入設計問題。在設計輸入之后，Quartus II 的編譯器將給出設計輸入的錯誤報告。Quartus II 擁有良好的設計輸入定位器，用于確定文本或圖形設計中的錯誤。對于使用 HDL 的設計，可以使用 Quartus II 帶有的 RTL Viewer 觀察綜合后的 RTL圖。在進行編譯后，可對設計進行時序仿真。在作仿真前，需要利用波形編輯器編輯一個波形激勵文件，用于仿真驗證時的激勵。編譯和仿真經(jīng)檢測無誤后，便可以將下載信息通過 Quartus II 提供的編程器下載入目標器件中了。圖 31 Quartus II 設計流程 第三方 EDA 工具 目前 EDA/FPGA 的設計趨于復雜化，設計的仿真驗證顯得比以前更為重要。圖形或 HDL編輯Analysis amp。 Synthesis(分析與綜合)Filter（適配器）Assembler（編程文件匯編）編程器設計輸入 綜合或編輯 適配器件 下載Timing Analyzer（時序分析器）仿真東北石油大學本科生課程設計（論文）10據(jù)有關資料統(tǒng)計顯示，在一個使用 IP 核的百萬門級 SOC 設計中，花費在仿真驗證上的時間將占整個設計周期的 70%。為了保證 CPLD/FPGA 仿真驗證的精確性，很多公司都開發(fā)出了第三方專用 EDA 工具。Quartus II 支持的第三方開發(fā)工具很多，應用比較廣泛的如專用綜合工具 Synplify，它在綜合策略和優(yōu)化手段上有了較大幅度的提高，使其面積較好，速度較快；Modelsim 是較常用的第三方仿真工具，目前的最新版本已到 版。它可以對 Xilinx 公司的全部 CPLD/FPGA 產(chǎn)品進行高精度的仿真驗證；可以對 CPLD/FPGA 進行功能仿真和時序仿真。Modelsim 適用于多種操作系統(tǒng)和設計平臺，主要有 SE\EE\XE 等版本類型。其中Modelsim 是針對 Xilinx 公司系列器件的專用仿真工具；Modelsim SE\EE 則是通用的 EDA 仿真工具，使用這兩種對 Xilinx 公司系列器件進行仿真，需要預先加載 Xilinx 本地庫。在應用過程中，主要包括創(chuàng)建仿真庫、邏輯庫映射、編譯設計文件、仿真驗證等步驟，其中仿真庫包括工作庫和資源庫，工作庫由所有編譯后的設計文件組成，資源庫包括當前設計中引用資源的定義和說明。使用 Quartus II結合這些第三方工具進行開發(fā)，將取得較為理想的效果。 東北石油大學本科生課程設計（論文）11東北石油大學本科生課程設計（論文）12第 3 章 數(shù)字電壓表電路設計 設 計 規(guī) 劃本實驗中所要求設計的數(shù)字電壓表為 4 位，由三大部分組成，每一部分又包含了若干子電路，將各電路組合起來，就構成了一個整體。 A/D 轉(zhuǎn)換接口電路的設計，負責對 ADC0809 的控制。 編碼轉(zhuǎn)換電路設計，負責把從 ADC0809 數(shù)據(jù)總線中讀出的電壓轉(zhuǎn)換成 BCD 碼。 輸出七段顯示電路的設計，負責將 BCD 碼用 7 段顯示器顯示出來。硬件說明：本設計所需的硬件主要有：可變直流電平輸出電路、ADC080七段顯示器、EPF10K10LC844 適配器 設 計 內(nèi) 容產(chǎn)生控制信號：對于 ADC0809 芯片的各種介紹請參閱其數(shù)據(jù)手冊。芯片 ADC0809 的控制時序圖如圖 523 所示。實驗儀器中 ADC0809 接口電路原理圖如圖 31 所示。圖 31 ADC0809 接口電路原理圖當 CS 和 WR 同時為高電平時，ADC0809 開始轉(zhuǎn)換，當轉(zhuǎn)換完成后，在 INT腳輸出高電平，等待讀數(shù)據(jù)；當 CS 和 RD 同時為電平時，通過數(shù)據(jù)總線 D[7..0]東北石油大學本科生課程設計（論文）13從 ADC0809 是讀出數(shù)據(jù)。圖 32 控制器控制信號時序圖從圖 32 我們可以將整個控制器分成 4 個步驟狀態(tài)：S0、S1 、SS3 ，第個狀態(tài)的動作方式如下：1 狀態(tài) S0：CS=WR=1 、RD=0（由控制器發(fā)出信號要求 ADC0809 開始進行模/ 數(shù)信號的轉(zhuǎn)換） 。計算轉(zhuǎn)換后的數(shù)字電壓信號，最終以 BCD 碼表示，當參考電壓（Vref ）為 時，模擬輸入電壓與輸出電壓的對應關系如表 33 所示。表 33：模擬輸入電壓與輸出電壓的對應關系進制 參考電壓16 2 高 4 位電壓 低 4 位電壓0 0000 1 0001 2 0010 3 0011 4 0100 5 0101 6 0110 7 0111 8 1000 9 1001 A 1010 B 1011 C 1100 D 1101 E 1110 F 1111 這樣由 ADC0809 收到的信號是 01110110（76H） ，則對照表 33 時，高4 位 0111 的電壓為 ，而低 4 位 0110 是 ，所以最后的電壓輸出結果為 +=。東北石油大學本科生課程設計（論文）14對于數(shù)據(jù)轉(zhuǎn)換成 BCD 碼，我們必須設計一個 12 位的 BCD 碼加法器，如上述的 的二進制表示為：001000100100、 是 000000010010，所以其相加結果為 001000110110，為 。提示：在讀取到轉(zhuǎn)換數(shù)據(jù)后，先用查表的指令算出高、低 4 位的兩個電壓值，并分別用 12 位的 BCD 碼表示。接著設計 12 位的 BCD 碼加法。相加從