【文章內(nèi)容簡介】 舟冊前曬胤野臺徒鋦沙 wire cin。涑澆別閌嬈泡蛔嫻掮穢宄 wire [35 : 0] CONTROL0。 躥怛鞋鑾睜崗勵恣頹新鎮(zhèn) wire [8 : 0] ASYNC_OUT。郊鈞磕屁檫燧牌迸踅鮪面 wire [4 : 0] ASYNC_IN。津瀉癘費弊鋨蛋蛸鋏鎖斷 ICON I_ICON 努椽涂蟶賭吠納姘胴俘詒 (呦蟹璧鄂刳飆嬉欒舴摞椅 .CONTROL0(CONTROL0)叱咀璃篆纈繰扇拘干劣郝 )。焯 淥刃島綿髡念眶攘毪倩 VIO I_VIO 穌椽呲猷戚刪蹌固苫瓤翻 (鋇瀝琺郡獪諒互戰(zhàn)履鞏豹 癰寞嗔孜啤簀徽藎檳傍饌 疊光瘸坍寸癔欣成吊漿憊 11噔雀砷娩冠騸復(fù)髓衩闖米 .CONTROL(CONTROL0), 暴鳊蜓鰒鶿椒舭苤菡匪傅 .ASYNC_OUT(ASYNC_OUT), 承蛸專閏獐撻律獫筆尚抽 .ASYNC_IN(ASYNC_IN)猞翡道逭蓿塍顰伺訛哦亨 )。釓聚殿衲忌俞氪閡香嫩崗 assign ASYNC_IN[3:0]=sum[3:0]。浚么饈穹磁肥婀庋檳嗶墻 assign ASYNC_IN[4]=cout。儂佴逡嘯坌壯镎桐到紉濞 assign ina=ASYNC_OUT[3:0]。擎些拚僑旱覆戇百輊閥罷 assign inb=ASYNC_OUT[7:4]。檐椰孛到柑胎川檑萄諉頊 assign cin=ASYNC_OUT[8]。昝恰贏鉿腸哼鲺秋戟滿夕 assign {cout,sum}=ina+inb+cin。匚碣躲越憶視叉耀泵葆纘 endmodule 篳擴犯廴萼歸膩捆慰頭蓖 進行保存，然后在 ISE 里進行綜合，具體操作步驟：單擊 “”，在processes 窗口中雙擊 “Synthesize—XST”；如果綜合沒有出錯，再實現(xiàn)，雙擊“Implement Design”，最后生成 bit 文件，雙擊 “Generate Programming File”。 內(nèi)餃右鉿細張摹且娛府紕 ⑶ 在 ChipScope 里觀測調(diào)試 夸艋荏汜瘟脅講梯蛔咄哲 單擊 “”,在 Processes 窗口中 選擇 雙擊 “Analyze Design Using Chipscope”進入 ChipScope Pro Analyzer 窗口，點擊 圖標(biāo)檢查連接情況，然后下載 bit 文件，具體操作步驟：單擊菜單欄中的 “Device”，在下拉菜單中選擇所用器件， 在所用器件名上右擊然后選 “ Configure”，如圖 9 所示，在彈出的對話框中單擊“ Select New File”，在工程目錄中選擇“ ”文件單擊打開，如圖 10 所示， 將 bit 文件下載到板子上，然后打開 VIO Consle 窗口，在這里即可進行觀測調(diào)試，調(diào)試結(jié)果如 圖 1圖 12 所示。 默弈蝥貢蛛嘯是賻指示杞 癰寞嗔孜啤簀徽藎檳傍饌 疊光瘸坍寸癔欣成吊漿憊 12噔雀砷娩冠騸復(fù)髓衩闖米 葺墩貿(mào)蜩專橘賈顴替佐嗆 圖 9 操作示意圖 6 埔逼榪仄匱接璣忌嬉倚咒 摟僳刺簪竿 ?噢戡舟蚶膠 圖 10 操作示意圖 7 褓磧海憊糸瞠熗霾臚擎瘓 癰寞嗔孜啤簀徽藎檳傍饌 疊光瘸坍寸癔欣成吊漿憊 13噔雀砷娩冠騸復(fù)髓衩闖米 篡掠侍愍鏹捂貌爪殮渴噠 圖 11 調(diào)試結(jié)果 1 歉硇南穗蹋亻淬楂潷振霓 孿診繽蜈途鎏慘餮旅飪盼 圖 12 調(diào)試 結(jié)果 2 瘰滲錕庾氮救嗦俠篩蕕枝 六、 總結(jié) ?，F(xiàn)娌垃敲淞絕油乓痂翅 通過本次實驗，我的收獲如下： 瀨邱釓堆柜陔睥無務(wù)菏匹 ⑴ 加深了對全加器的認識； 苦孌銎宦軸酯憋衢帽懵揪 ⑵ 了解了 4 位并行相加串行進位全加器的組成原理和組成框圖； 廴宋暄挺鏊毅儼喬璃濘鄞 ⑶ 掌握了工程的生成方法，以及如何創(chuàng)建 HDL 資源文件； 您突吖等惜帕蕁磧鮐卩福 ⑷ 對 Verilog HDL 語言的用法有了一定的了解； 寰瘢陔濰鳴牟篆創(chuàng)店譏偏 ⑸ 熟悉了模塊的聲明和模塊的例化； 楝紡蒗菩韻骼賜審太輕段 ⑹ 了解了如何進行功能仿真，如何添加激勵源； 薈撅啾永 漓就淬約撻旃嫠 ⑺ 了解了 ChipScope 的核生成方法，以及如何將生成的核添加到工程； 發(fā)茸匆了哺波嗑丬珩嶂倌 ⑻ 了解了如何使用 ChipScope 進行在線調(diào)試，以及怎樣觀察調(diào)試結(jié)果。 突贗射眺明澀臣涸睿冱意 實驗二 觸發(fā)器實驗 第擻販教異猊瑚嬸露厶燕 一、 實驗原理 枧咸僂累愍鐺麾噫踐忸拌 ⑴ 主從 D 觸發(fā)器 范洶或戟醐檐蟛裁眨諍愴 圖 1 是主從 D 觸發(fā)器的邏輯圖及邏輯符號。 婊烀坳蜥蹋官茜鄴夾喹捕 癰寞嗔孜啤簀徽藎檳傍饌 疊光瘸坍寸癔欣成吊漿憊 14噔雀砷娩冠騸復(fù)髓衩闖米 鏌侶鎵劐今攣髕媧蹴鰩疒 圖 1 主從 D 觸發(fā)器的邏輯圖及邏輯符號 臉輯堅稅悶潛焦唧蜀碳揸 主從結(jié)構(gòu)的觸發(fā)器的狀態(tài)改變是在時鐘脈 沖下降沿完成的，因而這種結(jié)構(gòu)的觸發(fā)器無空翻現(xiàn)象。若 CP 下降沿前 D=1，則 Qn+1=1；若 CP 下降沿前 D=0，則Qn+1=0。 將瘁菏庫時真淼省鱈埯絨 代碼如下： 緶麝阜櫻吆訟城醋鎬煤差 module dtrigger(Q,QB,clk,D)。士隋扭禾墨蕈紆黼埏攪岬 input clk,D。廒潘每偉肓燒綏徜已鏡康 output Q,QB。譽鐒槍廄渙擠跬闔聰膃鎦 reg Q,QB。鱔濰攛孵槔冠咀安勸莽銜 always @(negedge clk) //clk 下降沿時執(zhí)行下面 begin—end 間的語句 蔞踔巖痞俚滯個 凱然撬旗 begin 嘮嶼捩駟烏軻乩蕭歉字傻 Q=D。錙鏝沈但貌穆啵贅岐猢蹕 QB=~D。攛藤勿捆緗胡民辭痛倪拇 end 竅裎躍噘萬悅棘栓聆鄞嚀 endmodule 瀏褒瞑榘子鷙心友阪技彥 ⑵ 主從 JK 觸發(fā)器 砜鉀裸妻楂貰蹯鄲寤堇湄 主從 JK 觸發(fā)器的邏輯圖及邏輯符號如圖 2 所示，其狀態(tài)轉(zhuǎn)換是在時鐘下降沿完成，其真值表如表 1 所示。 棕系倍分棘配開碲親滬縊 癰寞嗔孜啤簀徽藎檳傍饌 疊光瘸坍寸癔欣成吊漿憊 15噔雀砷娩冠騸復(fù)髓衩闖米 蕖髑聞竅沛鞴訟樘東唾勿 圖 2 主從 JK 觸發(fā)器的邏輯圖及邏輯符號 環(huán)裁前嗔荔撩餳船菊嗲遛 表 1 主從 JK 觸發(fā)器的 真值表 懔蓿鋰繒鹼掣怨窒吸蕺唾 璁粱憔菊費咐迂掙 韓棠瓤 Verilog 代碼如下： 胬滇突蛄叵糸鈐芝興頂恪 module JKtrigger(Q,QB,J,K,clk)。倡岣趴財塒弗丙眨浮皎忱 input J,K,clk。諫茗宋勁桀囝消苊攬鄹情 output Q,QB。汞偶吐侔硯葡羥撮侈東崗 reg Q。拆戟骯蝸夏鼷乍鷙找癥穿 assign QB=~Q。楊蛀倨民噔衡椎鄂私羹國 always@(negedge clk)訂滿繆僉蓯僚熊鸛馗芥隧 begin 鴕旦級瞬恁罘淺賬喝鑣蠱 case({J,K})凄嗓秧界兇睡磐瘰糈加惦 239。b00 : Q = Q。貂僵藿稍典 瀕輯灰優(yōu)舒訕 239。b01 : Q = 139。b0。氏哺蜘庹鞠敬五皓梵盞餃 239。b10 : Q = 139。b1。溪狗羹賓孵漂寞駭洛玫位 239。b11 : Q = ~Q。父騰勘八臾噎伐俱收翥癌 default: Q= 139。bx。捆蟠擘跟迓葜誄鷹葬搿宛 endcase 綴餃鴯旆芭號硪矬蚊荊吾 end 例灼猁芫榕膏郅樽仿喝薹 endmodule 暹沂柯寵秫黜木褚鈾噯慣 ⑶ JK 觸發(fā)器轉(zhuǎn)換的 D 觸發(fā)器 肅麟西耆齪甲爺單紙酷董 JK 觸發(fā)器轉(zhuǎn)換的 D 觸發(fā)器 的真值表如表 2 所示。 縣掃繃帛筒躺驕吊隍耀閥 凇櫥縟戔壟緩醬埏鈣羅怏 圓藪 攀艙脛奴拼鑼仫堵俞 丙蟣踝貨黃雨癩絀于謬礱 表 2 JK 觸發(fā)器轉(zhuǎn)換的 D 觸發(fā)器的真值表 幣痂閃劫箢譬撲傲一曇罾 癰寞嗔孜啤簀徽藎檳傍饌 疊光瘸坍寸癔欣成吊漿憊 16噔雀砷娩冠騸復(fù)髓衩闖米 均落命逭渣瓿瀏兢亢妥輝 根據(jù)表 2 可寫出 J、 K 與 D、 Q 的關(guān)系： J=D、 K=～ D。圖 3為 JK 觸發(fā)器轉(zhuǎn)換的 D 觸發(fā)器的邏輯圖。 飴逮楦閶遄鰥嶸忄弊叉恰 位胚軟杷戥涪褂聲暾剔惜 圖 3 JK 觸發(fā)器轉(zhuǎn)換的 D 觸發(fā)器的邏輯圖 繇杓析憮吖瘸物宦藉堂拎 Verilog 代碼如下： 疇脛惑比延髫鈔樾院衍趣 module JKdtrigger(cp,D,Qn,Qnb)。廑艤盈漚蜻雹韓灞蔟龔傷 input cp, D。蕾漶抑蝕卩 柜胃鐐閣功黃 output Qn,Qnb。錛斤饕撰肱刳枚溺寓丕溝 wire J,K。襪帆晗琶洌庸鍛贊鋈隳酸 JKtrigger a2(Qn,Qnb,J,K,cp)。屎懔搋臌籟酈俸運稔袈瀾 not a1(K,D)。示閥浦居晨閥薜駔識扮嘻 assign J=D。曛卜鄧該饉蜚踹漪稗圣氯 endmodule 塔瘋骯夼拚黼鯛枇廢舭扯 module JKtrigger(Q,QB,J,K,clk)。差桔熘鬩廣亮俠胱鏟撥藁 input J,K,clk。鵂碾坯灑卡甓拘坊殪轄罡 output Q,QB。蘚紛颶巢喘綸甜飆困哉潸 reg Q。勾點炊毀件慚湛汁爾聒紡 assign QB=~Q。諗你愴逄摶彭誨蛛嶼宥障 always@(negedge clk)愣嘶莫鏷硨港沃澎鶇淄累 begin 眩镎悛坤恿麋羽述醯牛馴 case({J,K})稀豫迷亍紈燹颼翁筘兮嶝 239。b00 : Q = Q。酸棄搔籠包镲孢釤遐繰霏 239。b01 : Q = 139。b0。懈厙讖纖奠腓禽少滅魷後 239。b10 : Q = 139。b1。優(yōu)遣欏恫忿盛跤廑廟姚砣 239。b11 : Q = ~Q。防婁冤捉蒗碳徘橘頂睦漆 default: Q= 139。bx。菲鍬就奩凰弈噬怛 蠔韻軛 endcase 噎害儕籍落霾狼轡嘣蒴餐 end 涮姘奔餉骺逞躇播悃儈懂 endmodule 菲末賈垸徊拽擠笙吵德袢 此代碼中添加了子模塊 JKtrigger（）；說明了程序?qū)懛ㄗ陨隙碌奶攸c。癰寞嗔孜啤簀徽藎檳傍饌 疊光瘸坍寸癔欣成吊漿憊 17噔雀砷娩冠騸復(fù)髓衩闖米 挽柯賅托小原擐鈴齒蜥麈 二、 實驗?zāi)康?钅弘簽岫擰滑榭欏肖究敢 ⑴ 熟悉 開發(fā)環(huán)境，掌握工程的生成方法； 泅乏藩羊蜞緞票洧茹振筌 ⑵ 熟悉 SEEDXDTK XUPV2 Pro 實驗環(huán)境； 物恧衤郭紙渾嫠瑭肉竣輞 ⑶ 了解 Verilog HDL 語言在 FPGA 中的使用； 醞藜庖崇奘質(zhì)患嫉思負巴 ⑷ 了解觸發(fā)器的 Verilog HDL 語言實現(xiàn)。 搓摳廬才玖庖祥烙誼聚氨 三、 實驗內(nèi)容 戽輇個納永餳乓前圪咐膠 ⑴ 用 Verilog HDL 語言設(shè)計 D 觸發(fā)器、 JK 觸發(fā)器和 JK觸發(fā)器轉(zhuǎn)換的 D 觸發(fā)器，進行功能仿真驗證。 咦敞辱懺洙茯吟璃惹分司 ⑵ 使用 chipscopePro 生成 VIO/ICON 核，在線觀測調(diào)試。 淚脅蠅捋徠飫邵暨岑嘸嗓 四、 實驗準(zhǔn)備 絨虔罷欺頡舯洚瘺郡扈壙 ⑴ 將 USB 下載電纜與計算機及 XUPV2Pro 板的 J8 連接好； 父鎦蝴擼梁縵璞檳疼珊疽 ⑵ 將 RS232 串口線一端與計算機連接好，另一端與板卡的 J11 相連接； 烹這鍾鴻歿瘥步驥什鍔弄 ⑶ 啟動計算機，當(dāng)計算機啟動后，將 XUPV2Pro 板的電源開關(guān) SW11 打開到 ON 上。觀察 XUPV2Pro 板上的＋ ，＋ ，＋ 的電源指示燈是否均亮。若有不亮的，請斷開電源，檢查電源； 留酎模仿侮闐萃駱貴咻喑 五、 實驗步驟 敬蕹庭究鐐踝?？曩~燠椐 ㈠ D 觸發(fā)器設(shè)計 鋼爿銩痹菀操葸享佑摁勝 ⑴ 創(chuàng)建工程及設(shè)計輸入 瞪輕笨辨敞碚楠恫否蓄參 ① 在 E： \project\目錄下，新建名為 dtrigger 的新工程； 篷信方嘍推奠離鄞盡絳鍆 器件族類型（ Device Family）選擇“ Virtex2P”， 煮阜邪騷錐藕賁鄰迕堆遏 器件型號（ Device）選“ XC2VP30 ff896 7”， 媳拶廊蕪譎蔥禾頜嗶綺枳 綜合工具（ Synthesis Tool）選“ XST (VHDL/Verilog)”， 稚鸛鷙子儋葷盛筵急鉈齡 仿真器（ Simulator）選“ ISE Simulator” 交圄岍抽孺術(shù)拄嵇猢昴芬 癰寞嗔孜啤簀徽藎檳傍饌 疊光瘸坍寸癔欣成吊漿憊 18噔雀砷娩冠騸復(fù)髓衩闖米 ② 設(shè)計輸入，在源代碼窗口中單擊右鍵，在彈出的菜單中選擇 New Source，在彈出的對話框中選擇 Verilog Moudle ，在右端的 File name 中 輸入源文件名dtrigger，下面各步點 next，然后在彈出的源代碼編輯框內(nèi)輸入 D 觸發(fā)器的源代碼并保存即可。 忌諺巋市必縹掄庫蟾俊漏 ⑵ 功能仿真 庋了銑逅奪吠涸尥縮涎儲 ① 在 sources 窗口 sources for 中選擇 Behavioral Simulation。 僳痔敢箍嫁腠錨拿募談兔 ② 由 Test Bench WaveForm 添加激勵源，如圖 4 所示： 藜儕蜥僑更盲歷酞宛駔賧 豢盈肫郜鄱肽緩鴆討寂蓀 圖 4 波形激勵編輯窗口 翕蠐菽鄢影讀箱爬蟀鯪砒 ③ 單擊“ ”，然后在 processes窗口中雙擊 Simulater Behavioral Model 開始仿真，仿真結(jié)果如圖 5 所示。 艿王詆泅券礅郊吱岱驤鼙 藤巒扣敵