最新優(yōu)化pcb布局實(shí)現(xiàn)高速adc設(shè)計(jì)(編輯修改稿)
2025-07-27 02:16 本頁面
【文章內(nèi)容簡介】 地層和底部信號層。規(guī)定第一接地層和第一電源層在層疊結(jié)構(gòu)中彼此靠近。將這兩層的間距設(shè)定為2~4mil，將形成一個(gè)固有的高頻平面電容。 此電容的最大優(yōu)點(diǎn)在于它免費(fèi)，您只需要在PCB制造筆記中進(jìn)行說明即可。如果必須分割電源平面，并在同一平面上具有多個(gè)VDD電源軌，則應(yīng)使用盡可能大的電源平面。不要留下空洞，同時(shí)還應(yīng)注意敏感電路。這將使該VDD平面的電容達(dá)到最大。 如果設(shè)計(jì)允許存在額外的層(本例中由六層變?yōu)榘藢?，則應(yīng)將兩個(gè)額外的接地平面放在第一和第二電源平面之間。在核心間距同樣為2~3mil的情況下，層疊結(jié)構(gòu)的固有電容將會加倍(圖6)。此結(jié)構(gòu)更易于設(shè)計(jì)，然后，可添加更多分立高頻電容以保持低阻抗。 圖6：通過設(shè)計(jì)具有鄰近電源平面和地平面的PCB堆疊結(jié)構(gòu)，可在PCB中得到高頻電容。這將在較高頻率下滿足較低阻抗。 《電子設(shè)計(jì)技術(shù)》網(wǎng)站版權(quán)所有，謝絕轉(zhuǎn)載 對于PDS而言，將響應(yīng)電源電流需求時(shí)出現(xiàn)的電壓紋波降至最低非常重要，但這點(diǎn)卻常被忽略。所有電路都需要電流，有些電路需求量較大，有些電路則需要以較快的速率提供電流。采用充分去耦的低阻抗電源或接地平面以及良好的PCB層疊，可以將因電路電流需求而產(chǎn)生的電壓紋波降至最低。 根據(jù)使用的去耦策略，如果系統(tǒng)設(shè)計(jì)的開關(guān)電流為1A且PDS的阻抗為10mΩ，則最大電壓紋波為10mV。計(jì)算公式很簡單：V=IR。 憑借完美的PCB堆疊，便可覆蓋高頻范圍，同時(shí)，在電源平面的起始入口點(diǎn)和大功率或浪涌電流器件周圍使用傳統(tǒng)去耦，便可覆蓋低頻范圍(500MHz)。這將確保PDS阻抗在整個(gè)頻率范圍內(nèi)均為最低。 沒有必要在各處都布置電容，也沒有必要為了把電容布置在正對著每個(gè)IC的位置，而破壞所有的制造規(guī)則。如果需要采用這種過激的措施，則說明電路中存在其它問題。 平面耦合 一些布局不可避免地具有重疊電路平面(圖7)。有些情況下可能是敏感的模擬平面(無論是電源、接地還是信號)，下一層則是高噪聲的數(shù)字平面。大多
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