【文章內(nèi)容簡介】 ，工程名用英文字母寫，單獨存放在一個文件夾，選擇好芯片后新建一個vhd文件并保存，保存后開始用VHDL語言編寫程序。每編寫一個程序前要新建一個工程。2. 編寫完成后進行編譯，在編譯無誤后進行元件例化。3. 對每一個模塊進行時序仿真，確認每一個模塊功能是否符合要求。，保存后左鍵雙擊工作區(qū)間，在對話框中選中已例化的模塊，按確定后置于工作區(qū)間。，編譯通過后，進行管腳分配，然后開始連線，將程序下載到實驗箱中。6. 剛開始，數(shù)字種會先報時一分鐘，并從00—00—00開始計數(shù)，按下reset鍵，全部清零，并從頭開始計數(shù)。按下調(diào)分鍵，秒不動，小時不動，分開始加一加一的計數(shù)，按下調(diào)時鍵，分不動，秒動，小時開始加一加一的計數(shù)。7. 根據(jù)程序設計，開始的初始狀態(tài)為：clk接一個脈沖信號。sethour，setmin，sethour1，setmin1， stop，pass鍵置0，reset鍵置0。8 結論通過本次制作，系統(tǒng)的復習整個EDA的知識，并且了解了FPGA/CPLD可編程芯片的結構和引腳，能夠熟練的運用quartus II這個軟件，尤其可貴的是，學會了使用這個軟件來給程序配置引腳，并且實際的通過實驗箱的幾個按鍵就可以控制整個操作的過程，終于感到自己所學到的知識可以付諸到實踐了。在本文中采用VHDL硬件描述語言設計多功能數(shù)字鬧鐘，借助其功能強大的語言結構，簡明的代碼描述復雜控制邏輯設計，與工藝無關特性，在提高工作效率的同時達到求解目的，并可以通過VHDL語言的綜合工具進行相應硬件電路的生成，具有傳統(tǒng)邏輯設計方法所無法比擬的優(yōu)越性。設計的電子鬧鐘基本上實現(xiàn)了所有的功能，但在有些功能的實現(xiàn)中，還有待提高。比如說對于調(diào)時功能，只能等待調(diào)時，這樣對于調(diào)時的機動性不好，如果控制不好，過了應調(diào)時間的話，就必須在等一次循環(huán)后才能調(diào)時，有點浪費時間。參考文獻[1][J].電腦知識與技術(學術交流),2007,(06)[2]韓克,[M]..[3][M] .國防工業(yè)出版社,2006.[4][M].北京航天航空大學出版社,1999.[5]劉真,畢才術. 數(shù)字邏輯與計算機設計[M ]北京:高等教育出版社,2002.[6],Bucknell University Lew is burg,1995.[7][M].北京:清華大學出版社,1997. [8]黃曉明,+PlusⅡ平臺對VHDL硬件描述語言綜合的探討[J].湖北第二師范學院學報,2008,(02)[9]邱磊,[J].福建電腦報,2004.[10]陳宗梅. 交通燈控制系統(tǒng)電路設計[J].重慶職業(yè)技術學院學報,2005,(02) [11][D].,2005.[12]孫芹芝,張瑾,[J].電子學報，2007.[13]何峰. 基于Verilog HDL設計的交通燈控制系統(tǒng)[J]. 現(xiàn)代電子技術 , 2005,(08)[14][J].科技信息,2007.[15]?解惑?經(jīng)典實例[M].[16][J].電腦知識與技術,2008,(15)[17][J].電子與電腦,2008,(01)[18]楊捷,蔣煒華,[J].河南機電高等?？茖W校學報,2008,(03)[19][J].黑龍江科技信息,2007,(22)[20]李國棟,[J].現(xiàn)代電子技術, 2008,(17)附錄A分頻模塊具體程序：library ieee。use 。use 。entity fenp isport(clk:in std_logic。 clk6:out std_logic)。end fenp。architecture one of fenp issignal t: std_logic_vector(21 downto 0)。signal clk_temp:std_logic。constant c:INTEGER:=2999999。beginprocess(clk)beginif clk39。event and clk=39。139。 then if t=c then clk_temp=not clk_temp。 t=0000000000000000000000。 else t=t+1。 end if。end if。end process。clk6=clk_temp。end。秒計數(shù)器具體程序：LIBRARY ieee。use 。use 。entity second is port(clk,reset,setmin:in std_logic。 enmin:out std_logic。 daout:out std_logic_vector(6 downto 0))。end entity。ARCHITECTURE art OF second IS signal count:std_logic_vector(6 downto 0)。begin daout=count。 process(clk,reset,setmin) begin if(reset=39。039。) then count=0000000。 elsif setmin=39。139。 then enmin=clk。 elsif(clk39。event and clk=39。139。) then if(count(3 downto 0)=1001) then if(count=1011001) then enmin=39。139。 count=0000000。 else count=count+7。 end if。 else count(3 downto 0)=count(3 downto 0)+1。 enmin=39。039。 after 100 ns。 end if。 end if。 end process。end art。分計數(shù)器具體程序：LIBRARY ieee。use 。use 。entity minute is port(clk,clk1,reset,sethour:in std_logic。 enhour:out std_logic。 daout:out std_logic_vector(6 downto 0))。end entity。ARCHITECTURE art OF minute IS signal count: std_logic_vector( 6 downto 0)。begin daout=count。process(clk,reset,sethour,clk1) begin if(reset=39。039。) then count=0000000。 elsif sethour=39。139。 then enhour=clk。 elsif(clk39。event and clk=39。139。) then if(count(3 downto 0)=1001) then if(count=1011001) then enhour=39。139。 count=0000000。 else count=count+7。 end if。 else count(3 downto 0)=count(3 downto 0)+1。 enhour=39。039。 end if。 end if。 end process。end art。時計數(shù)器具體程序：LIBRARY ieee。use 。use 。ENTITY hour IS PORT(clk,reset: IN STD_LOGIC。 daout: out std_logic_vector (5 downto 0))。END entity hour。ARCHITECTURE art OF hour IS signal count:std_logic_vector(5 downto 0)。begin daout=count。process(clk,reset) begin if(reset=39。039。) then count=