【文章內容簡介】 上講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時序電路。 因此，我們此次設計與制做電子萬年歷就是為了了解數(shù)字鐘的原理，從而學會制作數(shù)字鐘。而且通過萬年歷的制作進一步了解各種在制作中用到的中小規(guī)模集成電路的作用及使用方法，且由于電子萬年歷包括組合邏輯電路和時序電路，通過它可以進一步學習與掌握各種組合邏輯電路與時序電路的原理與使用方法。 FPGA簡介 FPGA是現(xiàn)場可編程門陣列(Field programmable gates array)的英文簡稱。是有可編程邏輯模塊組成的數(shù)字集成電路(IC)。這些邏輯模塊之間用可配置的互聯(lián)資源。設計者可以對這些器件進行編程來完成各種各樣的任務 PLD/FPGA是近幾年集成電路中發(fā)展最快的產品。由于PLD性能的高速發(fā)展以及設計人員自身能力的提高，可編程邏輯器件供應商將進一步擴大可編程芯片的領地，將復雜的專用芯片擠向高端和超復雜應用。據(jù)IC Insights的數(shù)據(jù)顯示，PLD市場從1999年的29億美元增長到去年的56億美元，幾乎翻了一番。Matas預計這種高速增長局面以后很難出現(xiàn)，但可編程邏輯器件依然是集成電路中最具活力和前途的產業(yè)。 復雜可編程邏輯器件?？删幊踢壿嬈骷膬煞N主要類型是現(xiàn)場可編程門陣列（FPGA）和復雜可編程邏輯（CPLD）。 在這兩類可編程邏輯器件中，F(xiàn)PGA提供了最高的邏輯密度、最豐富的特性和最高的性能。 現(xiàn)在最新的FPGA器件，如Xilinx Virtex系列中的部分器件，可提供八百萬系統(tǒng)門（相對邏輯密度）。 這些先進的器件還提供諸如內建的硬連線處理器（如IBM Power PC）、大容量存儲器、時鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（devicetodevice）信號技術。 FPGA被應用于范圍廣泛的應用中，從數(shù)據(jù)處理和存儲，以及到儀器儀表、電信和數(shù)字信號處理等。 第二章 電子鐘設計原理　組成模塊此電子鐘系統(tǒng)主要由一下幾個模塊組成：1. 控制模塊 :該模塊實現(xiàn)對各個功能模塊的整體控制，對時間顯示與調整、日期顯示與調整，由使用者決定是顯示日期還是時間，當使用者不參與控制時，時間和日期每隔一段時間會自動輪流顯示。2. 時間及其調整模塊 ：顧名思義就是對時間進行調整。3. 時間顯示動態(tài)位選模塊 4. 顯示控制模塊：顯示控制模塊的功能是控制顯示日期還是時間，在設計的過程中由于沒有足夠的數(shù)碼管，把日期和時間分成了兩個模塊，至于顯示那一個這由該模塊完成任務。5. 日期顯示與設置模塊6. 譯碼器模塊：在數(shù)碼管上顯示當前時間和日期。7. 分頻模塊：是為了得到一個周期為秒的脈沖，該脈沖主要用于秒的走到?！‰娮隅姷墓ぷ髟韴D圖1 流程圖 在電腦上通過軟件Max+plus2對萬年歷電路圖的引腳進行綁定，編譯， 然后與EDA試驗箱連接，把文件配置通過JTAG口載入FPGA中，選擇實驗電路模式進行硬件測試。通過學習，理論上學習了EDA試驗箱的原理，對試驗箱內部的組件，以及組件之間的鏈接有了更深的了解.從開始分析電子鐘原理，在定義底層文件名稱，編寫底層文件程序，生成模塊——分頻模塊，秒模塊，分模塊，時模塊，年月日模塊，控制模塊，顯示模塊，然后鏈接各個模塊組成頂層，到最終完成測試，雖然辛苦但是當畫出功能圖時，還是很高興的，以下為各模塊組成的功能圖圖2 功能設計圖 第三章 電子鐘系統(tǒng)部分程序設計與仿真 時間及其設置模塊主要完成時間的自動正常運行與顯示，以及在相應的功能號下，實現(xiàn)時間的調整與設置。計數(shù)器秒脈沖信號經過6級計數(shù)器，分別得到“秒”個位、十位、“分”個位、十位以及“時”個位、十位的計時。“秒”“分”計數(shù)器為六十進制，小時為二十四進制。六十進制計數(shù)由分頻器來的秒脈沖信號，首先送到“秒”計數(shù)器進行累加計數(shù)，秒計數(shù)器應完成一分鐘之內秒數(shù)目的累加，并達到60秒時產生一個進位信號，所以，選用兩片cc40192和一片cc4011組成六十進制計數(shù)器，來實現(xiàn)六十進制計數(shù)。其中，“秒”十位是六進制，“秒”個位是十進制。二十四進制計數(shù)利用異步清零端實現(xiàn)起從23——00的翻轉，其中“24”為過渡狀態(tài)不顯示。其中，“時”十位是3進制，“時”個位是十進制。以下為其具體的代碼。 //秒module second(clrn,clk,jf,qm,enmin)。input clrn,clk,jf。output[7:0] qm。output enmin。reg[7:0] qm。reg[3:0] qml。reg[7:4] qmh。reg carry1。 always@(posedge clk or negedge clrn) begin if(~clrn) begin{qmh,qml}=0。end else if((qmh==5)amp。amp。qml==9) begin{qmh,qml}=0。carry1=1。end else if ((qmh==5)amp。amp。(qml9)) begin qmh=qmh。qml=qml+1。carry1=0。end else if((qmh5)amp。amp。(qml==9)) begin qmh=qmh+1。qml=0。carry1=0。end else if((qmh5)amp。am