【文章內(nèi)容簡(jiǎn)介】 e II、 Stratix II 系列、 Stratix GX 系列等。支持 IP 核，包含了 LPM/Mega Function 宏功能模塊庫(kù)，用戶可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。此外， Quartus II 通過(guò)和 DSP Builder 工具與Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。 Quartus II 的優(yōu)點(diǎn) 該軟件界面友好，使用便捷，功能 強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，是先進(jìn)的 EDA 工具軟件。該軟件具有開(kāi)放性、與結(jié)構(gòu)無(wú)關(guān)、多平臺(tái)、完全集成化、豐富的設(shè)計(jì)庫(kù)、模塊化工具等特點(diǎn)，支持原理圖、 VHDL、 Verilog HDL 以及 AHDL（ Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整 PLD 設(shè)計(jì)流程。 Quartus II 可以在 XP、 Linux 以及 Unix 上使用，除了可以使用 Tcl 腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方 式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 Quartus II 對(duì)第三方 EDA 工具的支持 對(duì)第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三放 EDA 工具。 Altera 的 Quartus II 可編程邏輯軟件屬于第四代 PLD 開(kāi)發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于 Inter 的協(xié)作設(shè)計(jì)。 Quartus平臺(tái)與 Cadence、 Exemplar Logic、 Mentor Graphics、 Synopsys 和 Synplicity 等EDA 供應(yīng)商的開(kāi)發(fā) 工具相兼容。改進(jìn)了軟件的 Logic Lock 模塊設(shè)計(jì)功能，增添了 Fast Fit 編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，并 提升了調(diào)試能力 [4]。 CPLD 簡(jiǎn)介 CPLD 主要是由可編程邏輯宏單元（ MC,Macro Cell）圍繞中心的可編程互連矩陣單元組成。其中 MC 結(jié)構(gòu)較復(fù)雜，并且有復(fù)雜的 I/O 單元互連結(jié)構(gòu)，可由用戶根據(jù) 需要生成特定的電路結(jié)構(gòu)，完成一定的功能。由于 CPLD 內(nèi)部采用固定長(zhǎng)度的金屬線進(jìn)行各邏輯塊的互連，所以設(shè)計(jì)邏輯電路具有時(shí)間可預(yù)測(cè)性，避免了分段式互連結(jié)構(gòu)時(shí)序不完全預(yù)測(cè)的缺點(diǎn)。 CPLD 可編程邏輯器件的發(fā)展歷程 常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 6 頁(yè) 共 28 頁(yè) 20 世紀(jì) 70 年代中期出現(xiàn)了可編程邏輯陣列器件，它由可編程的與陣列和可編程的或陣列組成。由于其編程復(fù)雜，開(kāi)發(fā)又一定的難度，因而沒(méi)有得到廣泛應(yīng)用。 20 世紀(jì) 70 年代末，推出了可編程陣列邏輯器件，它由可編程的與陣列和固定的或陣列組成，采用熔絲編程的方式，雙極性工藝制造，器件的工作速度很高。由于它的輸出結(jié)構(gòu)種類很多，設(shè)計(jì)很靈活，因而成為第一個(gè)得到普通應(yīng)用的可編程邏輯器件。 20 世紀(jì) 80 年代初， Lattice 公司發(fā)明了通用陣列邏輯器件，采用輸出邏輯宏單元的形式和 EECMOS 工藝結(jié)構(gòu)，具有可擦除 、可重復(fù)編程、數(shù)據(jù)可長(zhǎng)期保存和可重新組合結(jié)構(gòu)等特點(diǎn)。 GAL 比 PAL 使用更加靈活，因而得到廣泛應(yīng)用。到80 年代中期， Xilinx 公司提出現(xiàn)場(chǎng)可編程概念，同時(shí)生產(chǎn)出世界上第一片現(xiàn)場(chǎng)可編程邏輯門陣列器件。它是一種新型的高密度 PLD，采用 CMOSSRAM 工藝制作，內(nèi)部由許多 獨(dú)立的可編程邏輯模塊組成，邏輯塊之間可以靈活地相互連接，具有密度高、編程速度快、設(shè)計(jì)靈活和可再配置設(shè)計(jì)能力等許多優(yōu)點(diǎn)。 同一時(shí)期，Altera 公司推出 EPLD 器件。 到 80 年代末， Lattice 公司 提出了在系統(tǒng)可編程能力的復(fù)雜可編程邏輯器件。 CPLD 是在 EPLD 的基礎(chǔ)上發(fā)展起來(lái)的，采用EECMOS 工藝，增加了內(nèi)部互連線，改進(jìn)了內(nèi)部結(jié)構(gòu)體系，比 EPLD 性能更好，設(shè)計(jì)更加靈活。 進(jìn)入 20 世紀(jì) 90 年代后，高密度 PLD 在生產(chǎn)工藝、器件的編程和測(cè)試技術(shù)等方面都有了飛速的發(fā)展。器件的可用邏輯門數(shù)超過(guò)百萬(wàn)門，并出現(xiàn)了內(nèi)嵌式復(fù)雜功能模塊的 SoPC。目前世界各著名的半導(dǎo)體器件公司，均可提供不同類型的CPLD 和 FPGA 產(chǎn)品，新的 PLD 產(chǎn)品不斷面世。眾多公司的競(jìng)爭(zhēng)促進(jìn)了可編程集成電路技術(shù)的提高，使其性能不斷完善，產(chǎn)品日益豐富。 目前應(yīng)用已深入網(wǎng)絡(luò)、儀表儀器、汽車電子、數(shù)控機(jī) 床、航天測(cè)控設(shè)備等方面。 CPLD 的特點(diǎn) 它具有編程靈活、集成度高、設(shè)計(jì)開(kāi)發(fā)周期短、適用范圍寬、開(kāi)發(fā)工具先進(jìn)、設(shè)計(jì)制造成本低、對(duì)設(shè)計(jì)者的硬件要求低、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、保密性強(qiáng)、價(jià)格大眾化等特點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路設(shè)計(jì)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)之中。幾乎所有應(yīng)用中小規(guī)模通用數(shù)字集成電路的場(chǎng)合均可應(yīng)用CPLD 器件。 CPLD 器件已成為電子產(chǎn)品不可缺少的組成部分，它的設(shè)計(jì)和應(yīng)用成為電子工程師必備的一種技能。 CPLD 的使用 CPLD 是一種用戶根據(jù)各自需要而自行構(gòu)造邏輯功能的 數(shù)字集成電路。其基本設(shè)計(jì)方法是借助集成開(kāi)發(fā)平臺(tái)，用原理圖、硬件描述語(yǔ)言等方法，生成相應(yīng)的目標(biāo)文件，通過(guò)下載電纜將代碼傳送到目標(biāo)芯片中，實(shí)現(xiàn)設(shè)計(jì)的數(shù)字系統(tǒng)。 此處以搶答器為例簡(jiǎn)述芯片的設(shè)計(jì)流程， CPLD 的工作大部分是在電腦上完成的。打開(kāi)集成開(kāi)發(fā)軟件（ Altera 公司 Quartus II） → 畫(huà)原理圖、寫(xiě)硬件描述語(yǔ)言（ VHDL）→ 設(shè)置工程器件 → 編譯 → 給出邏輯電路的激勵(lì)信號(hào)，進(jìn)行仿真，查看邏輯輸出結(jié)常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 7 頁(yè) 共 28 頁(yè) 果是否正確 → 進(jìn)行管腳輸入、輸出鎖定 → 生成代碼 → 通過(guò)下載電纜將代碼傳送并存儲(chǔ)在 CPLD 芯片中。 （圖 為 CPLD 的結(jié)構(gòu) 與工作原理圖） 圖 CPLD 的結(jié)構(gòu)與工作原理圖 常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 8 頁(yè) 共 28 頁(yè) 3 系統(tǒng)分析與總體方案設(shè)計(jì) 智能搶答器的整體設(shè)計(jì) 智能搶答器主要由 4 部分組成： ：該智能搶答器共設(shè) 8 個(gè)組別，每組控制一個(gè)搶答開(kāi)關(guān)，分別為q1~q8 等。在主 持人發(fā)出搶答指令后，若有參賽者按搶答器按鈕，則該組指示燈亮，同時(shí)顯示器顯示出搶答者的組別。同時(shí)，電路處于自鎖狀態(tài)，以使其他組的搶答器按鈕不起作用。 ： 在初始狀態(tài)時(shí)， 主持人可以設(shè)置答題時(shí)間的初時(shí)值。在主持人對(duì)搶答組別進(jìn)行確認(rèn)，并給出倒計(jì)時(shí)計(jì)數(shù)開(kāi)始信號(hào)以后，搶答者便可開(kāi)始回答問(wèn)題。此時(shí)，顯示器從初始值開(kāi)始倒計(jì)時(shí)，計(jì)至 0 時(shí)停止計(jì)數(shù)，同時(shí)揚(yáng)聲器發(fā)出超時(shí)報(bào)警信號(hào)。若參賽者在規(guī)定的時(shí)間內(nèi)回答完問(wèn)題，主持人即可給出計(jì)時(shí)停止信號(hào)，以免揚(yáng)聲器鳴叫。 ： 在初始狀態(tài)時(shí)，主持人可以給每組設(shè)置初始分值。 每組搶答完后， 顯示最先搶答選手號(hào)碼 。 4．搶答成功揚(yáng)聲器提示模塊：對(duì)搶答成功者予以提示。 智能搶答器工作流程圖如圖 所示 圖 搶答器工作流程圖 搶答器的工作流程圖如圖 所示：主持人按鍵、 LED 燈亮、選手開(kāi)始搶答，某位選手按鍵搶答， LED 燈滅，數(shù)碼顯示管顯示選手號(hào)碼，搶答結(jié)束后由主持人按下復(fù)位鍵，下一輪搶答開(kāi)始。 其中搶答器的基本工作原理：在搶答競(jìng)賽或呼叫時(shí)，有多個(gè)信號(hào)同時(shí)或不同時(shí)送入主電路中，搶答器內(nèi)部的寄存器工作，并識(shí)別、記錄第一個(gè)號(hào)碼，其他選手搶答無(wú)效，在整個(gè)搶答器工作過(guò)程中，顯示電路等還要根據(jù)現(xiàn)場(chǎng)的實(shí)際情況向外電路輸出最優(yōu)先的信號(hào)，數(shù)碼顯示管顯示搶答成功選手號(hào)碼。 智能搶答器的硬件框圖 搶答器是由鎖存器、編碼器、數(shù)碼顯示器、 led 燈顯示器所組成的，其中邏輯設(shè)計(jì)結(jié)構(gòu)如圖 所示，八路搶答器的系統(tǒng)功能組成主要由鎖存模塊、編碼 模塊、數(shù)碼顯示模塊、 揚(yáng)聲器發(fā)聲 提示模塊等四個(gè)模塊組成。八路搶答器主要系統(tǒng)常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 9 頁(yè) 共 28 頁(yè) 由 EPM570T100C3 芯片來(lái)控制，把程序?qū)懙?EPM570T100C3 芯片中實(shí)現(xiàn)搶答器上述四個(gè)功能。 硬件結(jié)構(gòu)如圖 所示，主要由 EPM570T100C3 核心芯片控制。 圖 系統(tǒng)結(jié)構(gòu)框圖 圖 硬件結(jié)構(gòu)圖 實(shí)現(xiàn)方案分析與比較 智能搶答器有多種可選的實(shí)現(xiàn)方案，下面對(duì)三種比較常用的方法進(jìn)行比較，并選擇最優(yōu)的方法。 方案一：采用中小規(guī)模集成數(shù)字電路 利用硬件電子元器件實(shí)現(xiàn)，用機(jī)械開(kāi)關(guān)按鈕作為控制開(kāi)關(guān)，完成搶答輸入信號(hào)的觸發(fā)。該方案特點(diǎn)是中小規(guī)模集成電路應(yīng)用技術(shù) 成熟，性能可靠，能方便的完成選手搶答的基本功能，沒(méi)有軟件設(shè)計(jì)部分，不需要編程，但是電路結(jié)構(gòu)復(fù)雜，調(diào)試?yán)щy，涉及到的外圍元器件很多，造成搶答器的成本較高，并且制作過(guò)程工序比較繁瑣，不便于安裝與調(diào)試，給實(shí)際操作帶來(lái)很到的麻煩。 方案二：采用單片機(jī)作為控制核心 運(yùn)用單片機(jī)作為控制核心設(shè)計(jì)系統(tǒng)可以完成運(yùn)算控制、信號(hào)識(shí)別以及顯示功能的實(shí)現(xiàn)。由于單片機(jī)技術(shù)比較成熟，應(yīng)用起來(lái)方便、簡(jiǎn)單并且單片機(jī)周圍的輔助電路也比較少，便于控制和實(shí)現(xiàn)。主要模塊系統(tǒng)框圖如圖 ： 常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 10 頁(yè) 共 28 頁(yè) 圖 主要模塊系統(tǒng)框圖 方案三：采用 EDA 技術(shù)設(shè)計(jì) 現(xiàn)代電子設(shè)計(jì)技術(shù)的核心是 EDA 技術(shù)。 EDA 的仿真測(cè)試技術(shù)只需要通過(guò)計(jì)算機(jī)就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的測(cè) 試與仿真操作，大大提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。設(shè)計(jì)者的工作僅限于利用軟件方式，即利用硬件描述語(yǔ)言（如 VHDL）來(lái)完成對(duì)系統(tǒng)硬件功能的描述。 EDA 技術(shù)使實(shí)現(xiàn)，極大地提高了設(shè)計(jì)效率，縮短了設(shè)計(jì)周期，節(jié)省了設(shè)計(jì)成本。 EDA 技術(shù)已經(jīng)成為電子設(shè)計(jì)的重要工具，無(wú)論是設(shè)計(jì)芯片還是設(shè)計(jì)系統(tǒng)，如果沒(méi)有 EDA 工具的支持，都將是難以完成的。 綜上所述，方案三為最佳設(shè)計(jì)方案。 硬件方案設(shè)計(jì) 設(shè)計(jì)平臺(tái)與仿真工具選擇 Quartus II 是 Altera 公司的第四代可編程邏輯器件集成開(kāi)發(fā)環(huán)境，提供 從設(shè)計(jì)輸入到器件編程的全部功能。 Quartus II可以產(chǎn)生并識(shí)別 EDIF 網(wǎng)表文件、 VHDL網(wǎng)表文件，為其他 EDA 工具提供了方便的接口：可以在 Quartus II 集成環(huán)境中自動(dòng)運(yùn)行其他 EDA 工具。 Quartus II 軟件界面友好，使用便捷，功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，是先進(jìn)的 EDA 工具軟件。 Quartus II 軟件的開(kāi)發(fā)流程可以概括為以下幾步：設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)時(shí)序分析、設(shè)計(jì)仿真和器件編程，具有 FPGA 和 CPLD 芯片設(shè)計(jì)的所有階段的解決方案。 （ 1） 設(shè)計(jì)輸入 Quartus II 軟件在 File 菜單中提供“ New Project Wizard”向?qū)?，引?dǎo)設(shè)計(jì)者完成項(xiàng)目的創(chuàng)建。當(dāng)設(shè)計(jì)者需要向項(xiàng)目中添加新的 VHDL 文件時(shí)，可以通過(guò)“ New”選項(xiàng)選擇添加。 （ 2） 設(shè)計(jì)編譯 Quartus II 編譯器完成的功能有：檢查設(shè)計(jì)錯(cuò)誤、對(duì)邏輯進(jìn)行綜合、提取定時(shí)信息、在指定的 Altera 系列器件中進(jìn)行適配分割，產(chǎn)生的輸出文件將用于設(shè)計(jì)仿真、定時(shí)分析及器件編程。 （ 3） 設(shè)計(jì)定時(shí)分析單擊 Project 菜單下的“ Timing Settings”選項(xiàng)，可以方便地完成時(shí)間參數(shù)的設(shè)定。 Quartus II 軟件的時(shí)序分析功能在編譯過(guò)程結(jié)束之后自動(dòng)運(yùn)行，并在編譯報(bào)告的 Timing Analyses 文件夾中顯示。 常州大學(xué)本科生畢業(yè)設(shè)計(jì)（論文） 第 11 頁(yè) 共 28 頁(yè) （ 4） 設(shè)計(jì)仿真 Quartus II 軟件允許設(shè)計(jì)者使用基于文本的向量文件（ .vec）作為仿真器的激勵(lì)，也可以在 Quartus II 軟件的波形編輯器中產(chǎn)生向量波形文件（ .vwf）作為仿真器的激勵(lì)。 （ 5 ） 器件編程設(shè)計(jì)者可以可以將配置數(shù)據(jù)通過(guò) MasterBlaster 或ByteBlasterMV 通信電纜下載到器件當(dāng)中，通過(guò)被動(dòng)串行（ Passive Serial）配置模式或 JTAG 模式 對(duì)器件進(jìn)行配置編程，還可以在 JTAG 模式下給多個(gè)器件進(jìn)行編程。 自頂向下的設(shè)計(jì)方法 本設(shè)計(jì)采用自頂向下的設(shè)計(jì)方法來(lái)完成搶答器系統(tǒng)。所謂自頂向下的設(shè)計(jì)方法，是指在設(shè)計(jì)過(guò)程中，從數(shù)字系統(tǒng)的最高層次出發(fā)，進(jìn)行仿真驗(yàn)證，再將系統(tǒng)劃分成各個(gè)子模塊。然后再對(duì)各個(gè)子模塊進(jìn)行仿真驗(yàn)證，合格之后經(jīng) EDA 開(kāi)發(fā)平臺(tái)由計(jì)算機(jī)自動(dòng)綜合成門級(jí)電路，進(jìn)行門級(jí)仿真驗(yàn)證。自頂向下的方法強(qiáng)調(diào)在每個(gè)層次進(jìn)行仿真驗(yàn)證，以保證系統(tǒng)性能指標(biāo)的實(shí)現(xiàn)，以便于在早期發(fā)現(xiàn)和糾正設(shè)計(jì)中出現(xiàn)的錯(cuò)誤。 自頂向下設(shè)計(jì)方法的突出優(yōu)點(diǎn)： （ 1） 適合于復(fù)雜和大規(guī)模的數(shù)字系統(tǒng)的開(kāi)發(fā)，便于層次式、結(jié)構(gòu)化的設(shè)計(jì)思想。 （ 2） 各個(gè)子系統(tǒng)可以同時(shí)并發(fā)，縮短設(shè)計(jì)周期。 （ 3） 對(duì)于設(shè)計(jì)的系統(tǒng)進(jìn)行層層分解，且在每一層次進(jìn)行仿真驗(yàn)證，設(shè)計(jì)錯(cuò)誤