【文章內(nèi)容簡(jiǎn)介】 FFFFH），不管是否有內(nèi)部程序存儲(chǔ)器。注意加密方式 1 時(shí)， /EA 將內(nèi)部鎖定為 RESET；當(dāng) /EA 端保持高電平時(shí)，此間內(nèi)部程序存儲(chǔ)器。在 FLASH 編程期間，此引腳也用于施加 12V 編程電源（ VPP）。 XTAL1：反向振蕩放大器的輸入及內(nèi)部時(shí)鐘工作電路的輸入。 XTAL2：來自反向振蕩器的輸出。 8 位數(shù)模轉(zhuǎn)換器 DAC0832 芯片 1. 引腳及其功能 DAC0832 是雙 列直插式 8位 D/A 轉(zhuǎn)換器。能完成數(shù)字量輸入到模擬量 (電流 )輸出的轉(zhuǎn)換。圖 11和圖 12分別為 DAC0832 的引腳圖和內(nèi)部結(jié)構(gòu)圖。其主要參數(shù)如下 ：分辨率為8位，轉(zhuǎn)換時(shí)間為 1μs，滿量程誤差為177。 1LSB，參考電壓為 (+10?/span10)V，供電電源為 (+5～ +15)V，邏輯電平輸入與 TTL 兼容。從圖 11 中可見， 在 DAC0832 中有兩級(jí)鎖存器，第一級(jí)鎖存器稱為輸入寄存器，它的允許鎖存信號(hào)為 ILE，第二級(jí)鎖存器稱為DAC 寄存器，它的鎖存信號(hào)也稱為通道控制信號(hào) /XFER。 DAC0832 引腳圖如圖 所示： DAC0832 引腳圖 圖中，當(dāng) ILE 為高電平，片選信號(hào) /CS 和寫信號(hào) /WR1 為低電平時(shí)，輸入寄存器控制信號(hào)為 1，這種情況下，輸入寄存器的輸出隨輸入而變化。此后，當(dāng) /WR1 由低電平變高時(shí)，控制信號(hào)成為低電平，此時(shí)，數(shù)據(jù)被鎖存到輸入寄存器中，這樣輸入寄存器的輸出端不再隨外部數(shù)據(jù) DB的變化而變化。 對(duì)第二級(jí)鎖 存來說，傳送控制信號(hào) /XFER 和寫信號(hào) /WR2 同時(shí)為低電平時(shí)，二級(jí)鎖存控制信號(hào)為高電平， 8 位的 DAC 寄存器的輸出隨輸入而變化，此后，當(dāng) /WR2 由低電平變高時(shí)，控制信號(hào)變?yōu)榈碗娖?，于是將輸入寄存器的信息鎖存到 DAC 寄存器中。 圖中其余各引腳的功能定義如下： (1)、 DI7～ DI0 ： 8位的數(shù)據(jù)輸入端， DI7 為最高位。 (2)、 IOUT1 ：模擬電流輸出端 1，當(dāng) DAC寄存器中數(shù)據(jù)全為 1時(shí)，輸出電流最大，當(dāng) DAC寄存器中數(shù)據(jù)全為 0時(shí)，輸出電流為 0。 (3)、 IOUT2 ：模擬電流輸出端 2， IOUT2 與 IOUT1 的和為一個(gè)常數(shù)，即 IOUT1＋ IOUT2＝常數(shù)。 (4)、 RFB ：反饋電阻引出端， DAC0832 內(nèi)部已經(jīng)有反饋電阻，所以 RFB 端可以直接接到外部運(yùn)算放大器的輸出端，這樣相當(dāng)于將一個(gè)反饋電阻接在運(yùn)算放大器 的輸出端和輸入端之間。 (5)VREF ：參考電壓輸入端，此端可接一個(gè)正電壓，也可接一個(gè)負(fù)電壓，它決定 0 至255 的數(shù)字量轉(zhuǎn)化出來的模擬量電壓值的幅度， VREF 范圍為 (+10～ 10)V。 VREF 端與D/A 內(nèi)部 T形電阻網(wǎng)絡(luò)相連。 (6)、 Vcc ：芯片供電電壓，范圍為 (+5~ 15)V。 (7)、 AGND ：模擬量地，即模擬電路接地端。 (8)、 DGND ：數(shù)字量地。 TLC2543引腳、功能及時(shí)序 一、引腳： TLC2543 為 20 腳 DIP 封裝，引腳圖如下圖所示。 TLC2543 引腳圖 TLC2543 具有 4線制串行接口，分別為片選端 (CS)，串行時(shí)鐘輸入端 (I/O CLOCK)，串行數(shù)據(jù)輸入端 (DATA IN)和串行數(shù)據(jù)輸出端 (DATA OUT)。它可以直接與 SPI 器件進(jìn)行連接，不需要其他外部邏輯。同時(shí)，它還在高達(dá) 4MHz 的串行速率下與主機(jī)進(jìn)行通信。 TLC2543 除了具有高速的轉(zhuǎn)換速度外，片內(nèi)還集成了 14 路多路開關(guān)。其中 n路為外部模擬量輸入， 3路為片內(nèi)自測(cè)電壓輸入。在轉(zhuǎn)換結(jié)束后， EOC 引腳變?yōu)楦唠娖?，轉(zhuǎn)換過程中由片內(nèi)時(shí)鐘系統(tǒng)提供時(shí)鐘，無需外部時(shí)鐘。在 AD 轉(zhuǎn)換器空閑期間，可以通過編程方式進(jìn)入斷電模式，此時(shí)器件耗電只有 25pA。 工作時(shí)序 ： 以 MSB為前導(dǎo)， 用 CS 進(jìn)行 12 個(gè)時(shí)鐘傳送的工作時(shí)序如下圖所示 。 ， EOC=“ 1” ， CS=“ 1” CS 下降，前次轉(zhuǎn)換結(jié)果的 MSB 即 A11 位數(shù)據(jù)輸出到 Dout 供讀數(shù)。 MSB 位即 C7 送到 Din，在 CS之后 tsu= 后，使 CLK 上升，將 Din上的數(shù)據(jù)移入輸入寄存器。 下降，轉(zhuǎn)換結(jié)果的 A10 位輸出到 Dout 供讀數(shù)。 4個(gè) CLK下降時(shí)，由 前 4 個(gè) CLK 上升沿移入寄存器的四位通道地址被譯碼，相應(yīng)模入通道接通，其模入電壓開始時(shí)對(duì)內(nèi)部開關(guān)電容充電。 8個(gè) CLK 上升時(shí)，將 Din 腳的輸入控制字 C0 位移入輸入寄存器后， Din 腳即無效。 11 個(gè) CLK 下降，上次 AD結(jié)果的最低位 A0 輸出到 Dout 供讀數(shù)。至此， I/O 數(shù)據(jù)已全部完成，但為實(shí)現(xiàn) 12位同步，仍用第 12個(gè) CLK 脈沖，且在其第 12 個(gè) CLK 下降時(shí)，模入通道斷開， EOC 下降，本周期設(shè)置的 AD轉(zhuǎn)換開始，此時(shí)使 CS上升。 tconv=10us,轉(zhuǎn)換完畢， EOC 上升。 CS 下降，轉(zhuǎn) 換結(jié)果的 MSB 位 B11 輸出到 Dout 供讀數(shù)。 MSB 位 D7送到 Din，在 CS 下降之處， tSU 時(shí)間處由 CLK 上升將 Din 數(shù)據(jù)移入輸入寄存器。 下降，將 AD結(jié)果的 B10 位輸出到 Dout。 上電時(shí)，第一周期讀取的 Dout 數(shù)據(jù)無效，應(yīng)舍去。 MC78 系列 MC78 系列管腳圖 24C02 芯片 概述： CAT24WC01/02/04/08/16 是一個(gè) 1K/2K/4K/8K/16K 位串行 CMOS E2PROM 內(nèi)部含有128/256/512/1024/2048 個(gè) 8 位字節(jié) CATALYST 公司的先進(jìn) CMOS 技術(shù)實(shí)質(zhì)上減少了器件的功耗 CAT24WC01 有一個(gè) 8 字節(jié)頁寫緩沖器 CAT24WC02/04/08/16 有一個(gè) 16 字節(jié)頁寫緩沖器該器件通過 I2C 總線接口進(jìn)行操作有一個(gè)專門的寫保護(hù)功能。 管腳描述： 24C02芯片管腳圖 SCL 串行時(shí)鐘 CAT24WC01/02/04/08/16 串行時(shí)鐘輸入管腳用于產(chǎn)生器件所有數(shù)據(jù)發(fā)送或接收的時(shí)鐘這是一個(gè)輸入管腳。 SDA 串行數(shù)據(jù) /地址 CAT24WC01/02/04/08/16 雙向串行數(shù)據(jù) /地址管腳用于器件所有數(shù)據(jù)的發(fā)送或接收 SDA 是一個(gè)開漏，輸出管腳可與其它開漏輸出或集電極開路輸出進(jìn)行線或 wireORA0 A1 A2 器件地址輸入端這些輸入腳用于多個(gè)器件級(jí)聯(lián)時(shí)設(shè)置器件地址當(dāng)這些腳懸空時(shí)默認(rèn)值為 0 24WC01 除外。 當(dāng)使用 24WC01 或 24WC02 時(shí)最大可級(jí)聯(lián) 8 個(gè)器件如果只有一個(gè) 24WC02 被總線尋址這三個(gè)地址輸入腳 A0 A1 A2 可懸空或連接到 Vss 如果只有一個(gè) 24WC01 被總線尋址這三個(gè)地址輸入腳 A0 A1 A2 必須連接到 Vss。 當(dāng)使用 24WC04 時(shí)最多可連接 4 個(gè)器件該器件僅使用 A1 A2 地址管腳 A0 管腳未用可以連接到 Vss 或懸空如果只有一個(gè) 24WC04 被總線尋址 A1 和 A2 地址管腳可懸空或連接到 Vss。 當(dāng)使用 24WC08 時(shí)最多可連接 2 個(gè)器件且僅使用地址管腳 A2 A0 A1 管腳未用可以連接到 Vss 或懸空如果只有一個(gè) 24WC08 被總線尋址 A2 管腳可懸空或連接到 Vss。 當(dāng)使用 24WC16 時(shí)最多只可連接 1 個(gè)器件所有地址管腳 A0 A1 A2 都未用管腳可以連接到 Vss 或懸空 WP 寫保護(hù)。 如果 WP 管腳連接到 Vcc 所有的內(nèi)容都被寫保護(hù)只能讀當(dāng) WP 管腳連接到 Vss 或懸空允許器件進(jìn)行正常的讀 /寫操作。 芯片的時(shí)序圖： Data Validity Start and Stop Definition Output Acknowledge 集成運(yùn)放 NE5534 芯片 description/ordering information The NE5534, NE5534A, SA5534, and SA5534A are highperformance operational amplifiers biningexcellent dc and ac characteristics. Some of the features include very low noise, high outputdrive capability,high unitygain and maximumoutputswing bandwidths, low distortion, and high slew rate. These operational amplifiers are pensated internally for a gain equal to or greater than three. Optimizationof the frequency response for various applications can be obtained by use of an external pensationcapacitor between COMP and COMP/BAL. The devices feature inputprotection diodes, output shortcircuit protection, and offsetvoltage nulling capability with use of the BALANCE and COMP/BAL pins (see theapplication circuit diagram). For the NE5534A and SA5534A, a maximum limit is specified for the equivalent input noise voltage. symbol application circuit 集成運(yùn)放 NE5534 芯片引腳圖 TLC2543 芯片引腳圖，如圖所示： TLC2543 芯片引腳圖 TLC2543 概述 TLC2543是 12 位的串行模數(shù)轉(zhuǎn)換器，使用開關(guān)電容逐次逼近技術(shù)完成 A/D轉(zhuǎn)換過程。由于是串行輸入結(jié)構(gòu)，能夠節(jié)省 51 系列單片機(jī)的 I/O 資源；且價(jià)格適中，分辨率較高，因此使用較為廣泛。 TLC2543 與圍外電路的連線簡(jiǎn)單，三個(gè)控制輸入端的 CS（片選）、輸入 /輸出時(shí)鐘（ I/O CLOCK）以及串行數(shù)據(jù)輸 入端（ DATE INPUT 。片內(nèi)的 14 通道多路器可以選擇11 個(gè)輸入中的任何一個(gè)或三個(gè)測(cè)試電壓中的一個(gè)，采樣保持是自動(dòng)的，轉(zhuǎn)換結(jié)束， EOC輸出變高。 引腳號(hào) 名稱 I/O 說明 1~9,11,12 AINO~AIN10 I 模擬量的輸入端。 11 路輸入信號(hào)由內(nèi)部多路器選通。對(duì)于 的 I/OCLOCK,驅(qū)動(dòng)源阻抗必須小于或等于 50 歐，而且用 60PF 電容來限制模擬輸入電壓的斜率。 15 CS I 片選端。在 CS 端由高變低時(shí)，內(nèi)部計(jì)數(shù)器復(fù)位。由低變高時(shí)，在設(shè)定的時(shí)間內(nèi)禁止 DATAINPUT 和 I/O CLOCK 17 DATAINPUT Ｉ 串行數(shù)據(jù)輸入端，由４位的串行地址輸入來選擇模擬量的輸入通道。 16 DATTAOUT 0 A/D 轉(zhuǎn)換結(jié)果的三態(tài)串行輸出端。ＣＳ為高時(shí)處于高阻抗?fàn)顟B(tài)，ＣＳ為低時(shí)處于激活狀態(tài)。 １９ EOC ０ 轉(zhuǎn)換輸出端。在最后的Ｉ／Ｏ ＣＬＯＣＫ 下降沿之后， EOC 從高電平變?yōu)榈碗娖讲⒈３洲D(zhuǎn)換完成和數(shù)據(jù)準(zhǔn)備傳輸為止。 10 GND 地。ＧＮＤ是內(nèi)部電路的回路端。除另外說明外，地所有的電壓測(cè)量都相對(duì)ＧＮＤ而言。 １８ I/O CLOCK １ 輸入／輸出時(shí)鐘端。 I/O’CLOCK 接收串行輸入信號(hào)并完成以下四個(gè)功能：（ 1）在 I/O clock 的錢 8 個(gè)上升沿，8 為輸入數(shù)據(jù)存入數(shù)據(jù)寄存器。（ 2）在 I/O’CLOCK 的第四個(gè)下降沿，被選通的模擬輸入電壓開始向電容器充電，直到 I/O’CLOCK 的最后一個(gè)下降沿為止。（ 3）將前一次轉(zhuǎn)換數(shù)據(jù)的其余 11 位輸出到ＤＡＴＡ oUT端，在 I/ OCLOCK \下降沿時(shí)數(shù)據(jù)開始變化。（ 4）I/OCLOCK 的最后一個(gè)下降沿，降轉(zhuǎn)換的控制信號(hào)送到內(nèi)部狀態(tài)控制位。 14 REF+ I 正基準(zhǔn)電壓端?；鶞?zhǔn)電壓的正端（通常為ＶＣＣ）被加到ＲＥＦ＋，最大的輸入 電壓范圍由加于本端與ＲＥＦ — 端的電壓差決定。 １３ REF— I 負(fù)基準(zhǔn)電壓端，基準(zhǔn)電壓的低端（通常為低）被加到REF 20 VCC 電源 TLC2543引腳、功能及時(shí)序 一、引腳： TLC2543 為 20 腳 DIP 封裝，引腳圖如下圖所示。 I/OCLOCK：控制輸入輸出的時(shí)鐘，由外部輸入。 DATAINPUT：控制字輸入端，用于選擇轉(zhuǎn)換及輸出數(shù)據(jù)格式。 DATAOUT： A/D 轉(zhuǎn)換結(jié)果的輸出端。 TLC2543 具有 4線制串行接口，分別為片選端 (CS)，串行時(shí)鐘輸入端 (I/O CLOCK)，串行數(shù)據(jù)輸入端 (DATA IN)和串行數(shù)據(jù)輸出端 (DATA OUT)。它可以直接與 SPI 器件進(jìn)行連接，不需要其他外部邏輯。同時(shí)，它還在高達(dá) 4MHz 的串行速率下與主機(jī)進(jìn)行通信。 TLC2543 除了具有高速的轉(zhuǎn)換速度外，片內(nèi)還集成了 14 路多路開關(guān)。其中 n路為外部模擬量輸入， 3路為片內(nèi)自測(cè)電壓輸入。在轉(zhuǎn)換結(jié)束后， EOC 引腳變?yōu)楦唠娖剑D(zhuǎn)換過程中由片內(nèi)時(shí)鐘系統(tǒng)提供時(shí)鐘，無需外部時(shí)鐘。在 AD 轉(zhuǎn)換器空閑期間，可以通過編程方式進(jìn)入斷電模