【文章內容簡介】 兼容PAL、NTSC、SECAM多種制式，可以自動檢測場頻適用的50或60Hz，可以在PAL、NTSC之間自動切換。SAA7113 內部具有一系列寄存器，可以配置為不同的參數(shù)，對色度、亮度等的控制都是通過對相應寄存器改寫不同的值，寄存器的讀寫需要通過I 2C總線進行。SAA7113 的模擬與數(shù)字部分均采用+ 供電，數(shù)字I/O接口可兼容+5V，正, 。SAA7113 ，內部具有鎖相環(huán)(PLL)，可輸出27MHz 的系統(tǒng)時鐘。芯片具有上電自動復位功能，另有外部復位管腳(CE)，低電平復位，復位以后輸出總線變?yōu)槿龖B(tài)，待復位信號變高后自動恢復，時鐘丟失、電源電壓降低都會引起芯片的自動復位。另有外部復位管腳（CE） ，低電平復位，復位以后輸出總線變?yōu)槿龖B(tài)，待復位信號變高后自動恢復，時鐘丟失、電源電壓降低都會引起芯片的自動復位。SAA7113為QFP44封裝。視頻圖像由SAA7113進行A/D變換和視頻解碼后輸出CCIR 601標準的視頻數(shù)據(jù)流送給FPGA，包括：16位圖像數(shù)據(jù)（高８位為Y信號，低8位為UV信號交叉出現(xiàn)） ；行同步信號hs（在行消隱期間為高電平，其它時間為低電平） ；場同步信號vs（在場消隱期間為高電平，其它時間為低電平） ；河北大學 2022 屆本科畢業(yè)生論文(設計)6行參考信號href（行數(shù)據(jù)有效期間為高電平） 。在PAL制下，標準的CCIR601視頻數(shù)據(jù)為864點／行*625行／場*50場，一場分為兩幀，分別為奇數(shù)行和偶數(shù)行。其中每行有效數(shù)據(jù)為720個點，即href維持720個點。SAA7113的典型應用如圖31所示。圖31 SAA7113典型電路 SAA7113 主要功能及特點(1)具有四路模擬輸入通道，并可以進行內部模擬信號源選擇；(2)對所選的 CVBS(或 Y/C)通道可編程實現(xiàn)靜態(tài)增益控制或者自動增益控制，且有兩個內置的模擬抗混疊濾波器；(3)兩個 9 位 CMOS 模數(shù)轉換器，數(shù)字化的 CVBS 或 Y/C 信號通過 I2C 總線控制輸出到 VPO 口；(4)可自動檢測 50Hz 和 60Hz 場頻視頻信號，在 PAL 和 NTSC 制式間自動切換；(5)VPO 總線輸出標準工 TU656YUV4:2:2 格式的數(shù)字視頻；(6)對不同制式標準只需要一個 的晶振；(7)由外部控制器控制讀寫的 I2C 總線，最高速率可達 4O0kbit/s；(8)低功耗()，低電壓()，小封裝(QFP44)； SAA7113 內部結構圖從它的結構框圖(圖 32)可以看出，它主要由模擬信號處理及 A/D 轉換模塊、亮度信號處理模塊、色度信號處理模塊、同步信號分離模塊、輸出信號格式轉換模塊、I 2C 總線控制模塊、及時鐘生成模塊和邊界掃描測試模塊等組成。對于其信號引腳，AI1AI1AI2AI22 為四路模擬輸入通道，AI1D、AI2D 為 Y/G 視河北大學 2022 屆本科畢業(yè)生論文(設計)7頻信號輸入通道。AOUT 為用于測試模擬通道的測試輸出通道，VP00～VP07 為解碼輸出通道 ，這些通道的選擇幾個是配置都是通過 I2C 來完成的。有同步分離電路輸出的 RTS0、RTS1 是多功能輸出通道，其輸出功能的定義是由內部配置寄存器的配置字決定的；RTC0 為實時控制輸出通道包括系統(tǒng)時鐘頻率信息、場頻、奇偶信號序列、解碼狀態(tài)等信息。另外，SDA 為 I2C 總線控制器的數(shù)據(jù)輸入/出端，SCL 為串行時鐘輸入端，LLC 為行鎖定系統(tǒng)時鐘頻率輸出信號，頻率為27MHz；XTALXTAL2 為外部晶振連接口。其它的分別為模擬和數(shù)字信號的電源和接地接口。圖 32 SAA7113 內部結構圖 SAA7113 工作流程SAA7113 在上電后，必須有前端處理器通過 I2C 串行總線對其內部寄存器進行初始化配置，才能進行正常工作。當前端處理器提供 I2C 總線接口時。SCL、SDA 信號線可以直接與 SAA7113 的相應引腳相連。如果前端處理器不具備河北大學 2022 屆本科畢業(yè)生論文(設計)8I2C 總線接口時，有兩種解決方法具備工℃總線接口，有兩種解決方法：(1)采用I2C 串行總線控制器，將一般的并行總線與 I2C 串行總線對接：(2)利用前端處理器的 I/O 口線編程虛擬實現(xiàn) I2C 總線接口，直接與 SAA7113 連接?？紤]到成本、集成度等各種原因。本設計中采用后一種方法，利用 FPGA 的多功能口通過軟件編程虛擬實現(xiàn) I2C 總線接口，直接控制 SAA7113 的寄存器配置。下面先簡單介紹I2C 總線接口協(xié)議。 I2C 總線介紹I2C(InterIC)總線是由飛利浦公司為了在 IC 之間進行控制而開發(fā)的一種總線標準，由兩條雙向串行總線(SCL、SDA)構成，簡單高效，可以完成多個器件之間短距離內隨機通信。I 2C 總線上數(shù)據(jù)的傳輸速率在標準模式下可達 100kbit/s，在快速模式下可達 400kbit/s，在高速模式下可達 。其中，100Kbit/s和 400Kbit/s 這兩種模式是直接支持的，對于 持 [10]。I2C 總線不僅僅是一種內部連接總線，從某種程度來說，他是一種串行通信連接協(xié)議。要實現(xiàn) I2C 總線，需要了解 I2C 總線的工作原理與通信時序。 I2C 總線的工作原理I2C 總線具有如下特征。(1) 兩條總線線路：串行數(shù)據(jù)線 SDA 和串行時鐘線 SCL，可發(fā)送和接收數(shù)據(jù)。(2) 總線模式包括主發(fā)模式、從發(fā)模式和從接收模式。I 2C 總線有自己的協(xié)議，協(xié)議允許總線接入多個器件，并支持多主工作。總線中的器件既可以作為主器件，也可以作為從器件，既可以是發(fā)送器，也可以是接收器。主器件的功能是啟動在總線上傳送數(shù)據(jù)，并產生時鐘脈沖，以允許與被尋址的器件進行數(shù)據(jù)傳送。一般而言，然和器件均能成為從器件，只有微控制器才能成為主控器件。I 2C 總線允許連接多個微控制器，但顯然不能同時存在兩個主器件，那么先控制總線的微控制器成為主控器件?？赡苡袔讉€微控制器同時企圖控制總線成為主器件，這就產生了總線競爭的協(xié)議，競爭成功的器件成為主器件，其它則退出。競爭過程中，數(shù)據(jù)不會被破壞、丟失。數(shù)據(jù)只能在主、從器件間傳送，結束后，主、從期間將釋放總線，退出主、從器件角色。總線上存在主、從器件時，總線處于忙的狀態(tài)，反之，總線處于空閑狀態(tài)。(3) 連接到總線上每個器件都有唯一的地址，通過地址，主機可對從機進行尋址。(4) 存在沖突檢測和仲裁機制以保證數(shù)據(jù)傳輸?shù)耐暾院头€(wěn)定性。(5) 標準模式下數(shù)據(jù)傳輸速率可達 100kbps，快速模式下可達 400kbps,高速模式河北大學 2022 屆本科畢業(yè)生論文(設計)9下可達 。 I2C 總線的通信時序I2C 總線的工作時序如圖 33 所示利用 I2C 總線進行數(shù)據(jù)通信時，應遵守如下基本操作?！?空閑時，總線處于不忙狀態(tài)。當數(shù)據(jù)總線 SDA 和始終總線 SCL 都為高電平時，為不忙狀態(tài)?！?當 SCL 為高電平，SDA 電平由低變高時，數(shù)據(jù)傳送開始。所有的操作必須在開始之后進行。◆ 當 SCL 為高電平，SDA 電平由低變高時，數(shù)據(jù)傳送結束。在結束條件下，所有的操作都不能進行?！?數(shù)據(jù)的有效轉換開始后，當時鐘線 SCL 為高電平時，數(shù)據(jù)線 SDA 必須保持穩(wěn)定。若數(shù)據(jù)線 SDA 改變時，必須在詩中 SCL 為低電平時方可進行。圖 33 I2C 工作時序當 SCL 為高點平時，SDA 發(fā)生由高到低跳變定義為起始條件；當 SCL 為高電平時，SDA 發(fā)生地禱告跳變定義為停止條件。任意期間在總線空閑時，一旦產生起始條件，即開始控制總線而成為主器件，此時，總線處于忙狀態(tài)，其他器件不能在產生起始條件。主器件傳送數(shù)據(jù)結束后，即產生停止條件，退出主器件角色，經過一定時間后，總線處于空閑狀態(tài)。在一個通信過程中，應該有一個起始條件和一個停止條件，如果在二者之間有起始條件產生，該條件被稱為重復起始條件。每次發(fā)送到 I2C 總線 SDA 上的數(shù)據(jù)必須是一個字節(jié)，傳輸?shù)臄?shù)據(jù)字節(jié)暗按照由高位到低位的順序發(fā)送，每發(fā)送一個字節(jié)必須跟一個響應位。主器件在 SCL 上產生 8 個脈沖，第 9 個脈沖低電平期間，發(fā)送器件釋放 SDA 線，即置高 SDA。接收器件則把 SDA 線拉成低電平，已給出一個接收確認位，即開始下一個字節(jié)的傳送，下一個字節(jié)的第一個脈沖低電平期間，接收器件釋放 SDA。因此，每個字節(jié)傳送需要 9 個脈沖，每次傳輸?shù)淖止?jié)數(shù)不受限制的。在響應時鐘脈沖周期期間，如果從器件不能及時響應，則從器件始終保持高電平。河北大學 2022 屆本科畢業(yè)生論文(設計)10 本章總結 本章詳細的介紹了芯片 SAA7113 的原理，功能結構特點，工作流程等，另外還對 I2C 總線的工作時序和原理進行了詳細的介紹，讓我們從理論上有了一定的理性認識，同時也是為后面的章節(jié)做準備工作。四　視頻圖像采集模塊設計 采集模塊實現(xiàn)框圖 視頻采集的框圖如圖 41 所示CCD攝 像 頭 視 頻 輸 入處 理 芯 片SAA7113 FPGA采 集 模 塊信 號輸 入 數(shù) 據(jù)時 鐘 數(shù) 據(jù) 輸 出圖 41 視頻采集框圖視頻圖像采集模塊的主要作用是接收來自 CCD 攝像頭的 PAL 制全電視信號(CVBS)，經視頻輸入處理芯片 SAA7113，輸出 ITU656 4:2:2 格式的數(shù)字化圖像數(shù)據(jù)，ITU656 格式是 ITU(International Teleeommunieations Union 國際電信聯(lián)盟)推薦的數(shù)字視頻數(shù)據(jù)格式。完成視頻信號從模擬信號到數(shù)字信號的轉換、圖像信號與其他復合消隱信號、復合同步信號分離、視頻信號的格式轉換等操作，最終提供后端可以處理的數(shù)字視頻數(shù)據(jù)。因此本章主要內容為可分為利用 I2C 總線對視頻輸入處理芯片 SAA7113 的初始化配置，采用軟件的方式控制 SAA7113 采集圖像數(shù)據(jù)，最終將采集的圖像數(shù)據(jù)存儲三個方面。 視頻采集芯片 SAA7113 初始化 本設計中 SAA7113 的初始化是利用 I2C 總線來實現(xiàn)的，使之開始正常工作。從全電視信號端口引進的電視信號構成極為復雜。我們采用了 PhiliPs 公司的視頻輸入處理芯片 SAA7113 來完成數(shù)據(jù)的 A/D 轉換。FPGA 通過 I2C 總線和 SAA7113 相連接，可以輕松的對其進行配置，以獲取需要的數(shù)據(jù)信息。 SAA7113 的寄存器的介紹SAA7113 的地址從 00H 開始，其中 14H、18H～1EH、20H～3FH、63H～FFH 均為保留地址，沒有用到，00H、1FH、60H～62H 為只讀寄存器，只有以下寄存器可河北大學 2022 屆本科畢業(yè)生論文(設計)11以讀寫：01H～05H（前端輸入通道部分） ，06H～13H、15H～17H（解碼部分） ，40H～60H（常規(guī)分離數(shù)據(jù)部分） 。表 41 對 SAA7113 中的寄存器進行簡要說明，其中默認值為芯片復位后的寄存器默認值，設置值為可以適用于我國 PAL 制式的設置參數(shù)，這些參數(shù)只供參考，詳細信息請參考 SAA7113 數(shù)據(jù)手冊，有些參數(shù)如灰度等可以根據(jù)用戶的需要適當更改。表 41 SAA7113 各寄存器介紹