【正文】 0XXXX”，第一場有效數(shù)據(jù)階段 SAV 為“1000XXXX” 。I2C 總線等多方面的知識。在我做畢業(yè)設(shè)計的三個月里，田老師指導我完成了外文文獻的翻譯、開題報告、中期報告的撰寫等等，每次他都認真地給我們修改，指出其中的不當之處。[2] VHDL and Design of digital Circuits [3] The I2Cbus speeifieation .[4] 劉直芳，王運瓊，朱敏。ISE 應用與開發(fā)技巧。[10] 傘景輝，孫廣富。常州工學院學報，2022 年 6 月第 19 卷第 3 期，P22P33[14] 魯國斌，譚云。微計算機信息(嵌入式與 SOC)，2022 年第 22 卷第 122 期，P294P296[13] 馬骉，車明。FPGA/CPLD 設(shè)計工具 Xilinx ISE 使用詳解。北京：電子工業(yè)出版社，2022。四年的大學學習生活即將結(jié)束，在論文即將完成之際，向四年來辛勤培養(yǎng)、教育、關(guān)心和幫助過我的老師們表示最誠摯的敬意和感謝！同時，設(shè)計的順利完成也離不開各位同學和朋友的關(guān)心和幫助，他們積極的幫助我查資料和提供有利于本設(shè)計的建議和意見，使得本設(shè)計在一定程度上得到完善。她淵博的專業(yè)知識、嚴謹?shù)闹螌W態(tài)度、對我影響深遠，一直是我工作、學習中的榜樣，他的循循善誘的教導和不拘一格的思路也給予了我無盡的啟迪。系統(tǒng)框圖為本設(shè)計從宏觀和整體上提供了思路，可以認為此框圖是本設(shè)計的指導思想和指導綱領(lǐng)，初始化是為圖像的采集提供了前期的準備工作，初始化使得芯片能夠正常的工作，同時它也為 FPGA 的信號傳做好了準備，最后就是圖像的采集，它通過 CCD 攝像頭采集數(shù)據(jù)，然后用 Signaltap 軟件來做驗證和實測，觀察實驗的現(xiàn)象，通過調(diào)試和實驗橫很好的完成了本設(shè)計的工作。本設(shè)計通過分析視頻數(shù)據(jù)流中的“FF 00 00 SAV/EAV”時間參考代碼，獲得奇偶場信號，行參考信號，河北大學 2022 屆本科畢業(yè)生論文(設(shè)計)21場參考信號，有效數(shù)據(jù)開始信號和結(jié)束信號。圖 410 器件地址+讀(4B)圖 411 I2C 總線上傳送的地址數(shù)據(jù)及應答信號對 41H 單元寫 FF 后讀回的值從圖 412 可以讀出，它的值全部為‘1’ ，這說明我們寫寄存器成功，同時也代表著 I2C 總線與 SAA7113 之間的通信不存在問題。本設(shè)計是采用定制的方法來設(shè)計 ROM。(b)Start 狀態(tài) 當 start 時，首先判斷 i2c_core 的 core_ack 是否為 1，如果是判斷 read 狀態(tài)是否為 1，如果為 1，執(zhí)行讀操作，否則執(zhí)行寫操作。end entity simple_i2c。clk_t : in unsigned(7 downto 0)。end entity i2c_core；圖 45 生成的 i2c_core 元件對實體的簡要說明：(1) clk_t：因為 I2C 協(xié)議規(guī)定傳輸數(shù)據(jù)以字節(jié)為單位，因此在傳輸數(shù)據(jù)時需要對時鐘進行計數(shù)，以此來判斷每個字節(jié)是否已經(jīng)傳輸完畢。clk_t : in unsigned(7 downto 0)。整個初始化 SAA7113 的具體狀態(tài)轉(zhuǎn)換過程如圖 43 所示。09H0AH0BH0CH明度控制亮度控制對比度色度飽和度01H80H47H40H01H80H47H42H光圈：，水平更新每場一次，光度處理工作，中心頻率 ，前置濾波不用，CVBS 模式取值 128(中間值，CCIR 標準)(范圍：0255)取值 (CCIR 標準)(范圍2~+2)取值 (CCIR 標準)(范圍2~+2)0DH 色相控制 00H 01H 取值 0(范圍：180~+178)0EH 色度控制 01H 01H 正常帶寬(800KHZ)，F(xiàn)CTC 正常速度，梳狀濾波器工作，PALBGHIN 制式，不能清除 DTO自動色度控制河北大學 2022 屆本科畢業(yè)生論文(設(shè)計)120FH 色度獲取控制 2AH 0FH10H11H格式/延遲補償輸出控制 100H0CH00H0CH亮度延遲取值 0，URLN 長度 286 標準 ITU656格式彩色輸出自動控制，VPO 輸出不受控制，RTS0，RTS1，RTC0工作，VPO 可以輸出12H13H14H15H16H輸出控制 2輸出控制 3保留VGATE 開始VGATE 停止01H00H00H00H00HA7H00H00H00H00HRTS0、RTS1 的輸出信號選擇模擬輸出信號的控制VGATE 的起始脈沖取值VGATE 的停止脈沖取值17H VGATE 高位控制 00H 00H 配合 15H、16H 使用181EH1FH203FH40H保留解碼器狀態(tài)保留分離器控制 100H只讀00H00H00H00H02H 分離器時鐘選擇 ，振幅自動搜索，允許一幀代碼錯誤，場頻適合與 50HZ4157H LCR 寄存器 FFH FFH 默認值58H 可編程幀編碼 00H 00H 默認值59H 分離器的水平偏置 54H 54H 默認值5AH 分離器的垂直偏置 07H 07H 適合于 50HZ，625 行5BH 場偏置、5A 高位 83H 83H 默認值5C5DH5EH5FH60H61H保留分離器數(shù)據(jù)鑒別碼保留分離器狀態(tài) 1分離器狀態(tài) 200H00H00H只讀只讀00H00H00H62H 只讀SAA7113 的寄存器配置通過 I2C 總線進行，遵守 I2C 總線協(xié)議，下面從讀、寫兩方面來說明操作格式： 對 SAA7113 寄存器的寫操作如表 42：表 42 SAA7113 寄存器的寫操作S Slave address W ACKS Subaddress ACKS Data ACKS P河北大學 2022 屆本科畢業(yè)生論文(設(shè)計)13 寫控制字時，首先產(chǎn)生一個開始信號，送出 4A(器件地址+寫)的指令，收到一個應答位之后，送出要進行寫操作的從地址，同樣收到應答位后，輸出要寫的內(nèi)容，再次收到應答，產(chǎn)生停止信號。從全電視信號端口引進的電視信號構(gòu)成極為復雜。接收器件則把 SDA 線拉成低電平，已給出一個接收確認位，即開始下一個字節(jié)的傳送，下一個字節(jié)的第一個脈沖低電平期間，接收器件釋放 SDA?！?數(shù)據(jù)的有效轉(zhuǎn)換開始后，當時鐘線 SCL 為高電平時，數(shù)據(jù)線 SDA 必須保持穩(wěn)定。(5) 標準模式下數(shù)據(jù)傳輸速率可達 100kbps，快速模式下可達 400kbps,高速模式河北大學 2022 屆本科畢業(yè)生論文(設(shè)計)9下可達 。一般而言，然和器件均能成為從器件，只有微控制器才能成為主控器件。I2C 總線不僅僅是一種內(nèi)部連接總線，從某種程度來說，他是一種串行通信連接協(xié)議。SCL、SDA 信號線可以直接與 SAA7113 的相應引腳相連。圖31 SAA7113典型電路 SAA7113 主要功能及特點(1)具有四路模擬輸入通道，并可以進行內(nèi)部模擬信號源選擇；(2)對所選的 CVBS(或 Y/C)通道可編程實現(xiàn)靜態(tài)增益控制或者自動增益控制，且有兩個內(nèi)置的模擬抗混疊濾波器；(3)兩個 9 位 CMOS 模數(shù)轉(zhuǎn)換器，數(shù)字化的 CVBS 或 Y/C 信號通過 I2C 總線控制輸出到 VPO 口；(4)可自動檢測 50Hz 和 60Hz 場頻視頻信號，在 PAL 和 NTSC 制式間自動切換；(5)VPO 總線輸出標準工 TU656YUV4:2:2 格式的數(shù)字視頻；(6)對不同制式標準只需要一個 的晶振；(7)由外部控制器控制讀寫的 I2C 總線，最高速率可達 4O0kbit/s；(8)低功耗()，低電壓()，小封裝(QFP44)； SAA7113 內(nèi)部結(jié)構(gòu)圖從它的結(jié)構(gòu)框圖(圖 32)可以看出，它主要由模擬信號處理及 A/D 轉(zhuǎn)換模塊、亮度信號處理模塊、色度信號處理模塊、同步信號分離模塊、輸出信號格式轉(zhuǎn)換模塊、I 2C 總線控制模塊、及時鐘生成模塊和邊界掃描測試模塊等組成。SAA7113 ，內(nèi)部具有鎖相環(huán)(PLL)，可輸出27MHz 的系統(tǒng)時鐘。對 SAA7113 初始化需要通過 I2C 總線進行。伴隨著 EDA 工具的快速發(fā)展，一種新的調(diào)試工具 Quartus II 中的SignalTap II 滿足了 FPGA 開發(fā)中硬件調(diào)試的要求。現(xiàn)在 FPGA 開發(fā)工具有很多，如 Maxplus II、QUARTUS II、XILINX 公司的 ISE 等，這些開發(fā)環(huán)境都是由 FPGA 的芯片廠家提供的，基本上都可以完成所有的設(shè)計輸入，仿真，綜合，布線下載等工作。時序仿真是在對設(shè)計進行映射、布局布線之后進行的，這時有關(guān)的器件延遲、連線延遲等時序參數(shù)被提取，生成延遲文件，并將延遲文件反應到仿真模型中去。第五章是對全文的工作進行總結(jié)，并提出了進一步工作的設(shè)想。 本論文主要工作本論文主要圍繞圖像的采集部分，在研究了所選用 FPGA 的基礎(chǔ)上，按照系統(tǒng)的要求，完成視頻編碼芯片的初始化，以及 FPGA 內(nèi)部邏輯的設(shè)計和驗證。當前通信的主要發(fā)展方向是聲音、文字、圖像和數(shù)據(jù)相結(jié)合的多媒體通信，其中以視頻圖像通信最為復雜和困難，因為其河北大學 2022 屆本科畢業(yè)生論文(設(shè)計)2數(shù)據(jù)量十分巨大，如傳送彩色電視信號的速率達 100Mb/s 以上。1979 年，這項無損傷診斷技術(shù)獲得了諾貝爾獎，說明它對人類做出了劃時代的貢獻。隨后人們始終對圖像處理技術(shù)和它的各種應用懷有濃厚的興趣，并對提高圖像質(zhì)量的技術(shù)進行了探索，這種努力一直持續(xù)到 40年后。本系統(tǒng)由 FPGA 作為圖像采集的主要控制部分，完成圖像的預處理。本文主要闡述了圖像采集系統(tǒng)的總體構(gòu)成，詳細討論了 FPGA 內(nèi)部邏輯的設(shè)計，介紹了 SAA7113 圖像編碼芯片在圖像處理系統(tǒng)中的應用。到了 70 年代，圖像處理技術(shù)在空間遙感領(lǐng)域中的應用研究所取得的巨大成就，引起了世界各國的廣泛關(guān)注。其中代表性的成果是 20 世紀 70 年代末 MIT 的 Marr 提出的視覺計算理論，這個理論成為計算機視覺領(lǐng)域其后十多年的主導思想。它的直觀、無創(chuàng)傷、安全方便等優(yōu)點受到了人們的普遍歡迎和接受。(3)研究圖像編碼芯片，完成圖像采集芯片的初始化。設(shè)計輸入包括使用硬件描述語言(HDL)、原理圖輸入兩種方式。整個過程為：網(wǎng)表的轉(zhuǎn)換映射布局布線產(chǎn)生時序數(shù)據(jù)產(chǎn)生配置文件 5個步驟。所以本設(shè)計的前期程序的編寫采用了此款軟件。設(shè)置 SignalTap II 文件主要分為采樣時鐘，設(shè)置被測信號，配置采樣深度、確定 RAM 的大小，觸發(fā)級別，觸發(fā)條件，設(shè)置采集緩沖模式幾步。它內(nèi)部包含兩路模擬處理通道，能實現(xiàn)視頻信號源選擇、抗混疊濾波、A/D 轉(zhuǎn)換、自動箝位、自動增益控制(AGC)、時鐘發(fā)生(CGC)、多制式解碼、亮度/對比度/飽和度控制(BCS)和多標準 VBI 數(shù)據(jù)解碼等。SAA7113為QFP44封裝。有同步分離電路輸出的 RTS0、RTS1 是多功能輸出通道