systemverilog語言簡介(編輯修改稿)
2025-07-22 22:55 本頁面
【文章內(nèi)容簡介】 在一個對象名后面聲明的尺寸表示數(shù)組的深度。例如：reg [7:0] r1 [1:256]。 // 256個8位的變量在SystemVerilog中我們使用不同的術語表示數(shù)組：使用“壓縮數(shù)組（packed array）”這一術語表示在對象名前聲明尺寸的數(shù)組；使用“非壓縮數(shù)組（unpacked array）”這一術語表示在對象名后面聲明尺寸的數(shù)組。壓縮數(shù)組可以由下面的數(shù)據(jù)類型組成：bit、logic、reg、wire以及其它的線網(wǎng)類型。無論是壓縮數(shù)組還是非壓縮數(shù)組都可以聲明成多維的尺寸。bit [7:0] a。 // 一個一維的壓縮數(shù)組bit b [7:0]。 //一個一維的非壓縮數(shù)組bit [0:11] [7:0] c。 //一個二維的壓縮數(shù)組bit [3:0] [7:0] d [1:10]。 // 一個包含10個具有4個8位字節(jié)的壓縮數(shù)組的非壓縮數(shù)組非壓縮尺寸在壓縮尺寸之前引用，這就允許將整個壓縮數(shù)組作為一個單一的元素進行引用。在上面的例子中，d[1]引用非壓縮數(shù)組的一個單一元素，這個元素是一個包含4個字節(jié)的數(shù)組。10. 在為命名的塊中聲明Verilog允許變量在一個命名的beginend或forkjoin語句組中聲明。相對于語句組來說，這些變量是本地的，但它們可以被層次化地引用。在SystemVerilog中，既可以在命名的塊中也可以在未命名的塊中聲明。在未命名的塊中，不能夠使用層次名來訪問變量。所有的變量類型，包括用戶定義的類型、枚舉類型、結構體和聯(lián)合體都可以在beginend或forkjoin語句組中聲明。11. 常量在Verilog中有三種特性類型的常量：parameter、specparam和localparam。而在SystemVerilog中，允許使用const關鍵字聲明常量。例如：const char colon = “:”。 12. 可重定義的數(shù)據(jù)類型SystemVerilog擴展了Verilog的parameter，使其可以包含類型。這個強大的功能使得一個模塊中的數(shù)據(jù)類型在模塊的每一個實例中重新定義。例如：module foo。 (parameter type VAR_TYPE = shortint。) (input logic [7:0] i, output logic [7:0] o)。 VAR_TYPE j = 0。 // 如果不重新定義，j的數(shù)據(jù)類型為shortint …endmodulemodule bar。 logic [3:0] i, o。 foo (.VAR_TYPE(int)) u1 (i, o)。 // 重新將VAR_TYPE定義成int類型endmodule13. 模塊端口連接在Verilog中，可以連接到模塊端口的數(shù)據(jù)類型被限制為線網(wǎng)類型以及變量類型中的reg、integer和time。而在SystemVerilog中則去除了這種限制，任何數(shù)據(jù)類型都可以通過端口傳遞，包括實數(shù)、數(shù)組和結構體。14. 字母值在Verilog中，當指定或賦值字母值的時候存在一些限制。而SystemVerilog則為字母值如何指定作了下面的增強：l 一個字母值的所有位均可以使用`0、``z或`x作相同的填充。這就允許填充一個任意寬度的向量，而無需顯式地指定向量的寬度，例如：bit [63:0] data。 data = `1。 //將data的所有位設置成1l 一個字符串可以賦值成一個字符數(shù)組，象C語言一樣加入一個空結束符。如果尺寸不同，它象C中一樣進行左調(diào)整，例如：char foo [0:12] = “hello worldn”。 l 加入了幾個特殊的串字符：v：垂直TABf：換頁a：響鈴x02：用十六進制數(shù)來表示一個ASCII字符l 數(shù)組可以使用類似于C初始化的語法賦值成字符值，但它還允許復制操作符。括號的嵌套必須精確地匹配數(shù)組的維數(shù)（這一點與C不同），例如：int n [1: 2] [1:3] = {{0, 1, 2}, {3{4}}}。 15. 強制類型轉換Verilog不能將一個值強制轉換成不同的數(shù)據(jù)類型。SystemVerilog通過使用type’操作符提供了數(shù)據(jù)類型的強制轉換功能。這種強制轉換可以轉換成任意類型，包括用戶定義的類型。例如：int’ ( * ) // 將結果轉換為int類型mytype’ (foo) // 將foo轉換為mytype類型一個值還可以通過在強制轉換操作符前指定一個10進制數(shù)來轉換成不同的向量寬度，例如：17’ (x 2) // 將結果轉換為17位寬度也可以將結果轉換成有符號值，例如：signed’ (x) // 將x轉換為有符號值16. 操作符Verilog沒有C語言的遞增（++）和遞減（）操作符。而SystemVerilog加入了幾個新的操作符：l ++和：遞增和遞減操作符；l +=、=、*=、/=、%=、amp。=、^=、|=、=、=、=和=賦值操作符；17. 唯一性和優(yōu)先級決定語句在Verilog中，如果沒有遵循嚴格的編碼風格，它的ifelse和case語句會在RTL仿真和RTL綜合間具有不一致的結果。如果沒有正確使用full_case和parallel_case綜合指令還會引起一些其它的錯誤。SystemVerilog能夠顯式地指明什么時候一條決定語句的分支是唯一的，或者什么時候需要計算優(yōu)先級。我們可以在if或case關鍵字之前使用unique或requires關鍵字。這些關鍵字可以向仿真器、綜合編譯器、以及其它工具指示我們期望的硬件類型。工具使用這些信息來檢查if或case語句是否正確建模了期望的邏輯。例如，如果使用unique限定了一個決定語句，那么在不希望的case值出現(xiàn)的時候仿真器就能夠發(fā)布一個警告信息。bit [2:0] a。unique if ((a==0) || (a==1)) y = in1。else if (a==2) y = in2。else if (a==4) y = in3。 // 值6
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