【文章內(nèi)容簡介】 合仿真。模擬部分版圖與數(shù)字部分版圖的拼接，整體版圖的設(shè)計，流片。電源 PCB 板與逐次逼近 ADC 測試 PCB 板的設(shè)計。逐次逼近 ADC 的測試與分析。 論文各部分主要內(nèi)容第 2 章介紹逐次逼近 ADC 的工作原理、典型結(jié)構(gòu)與國內(nèi)外發(fā)展現(xiàn)狀；第 3 章討論關(guān)鍵模塊 DAC 的設(shè)計，給出電路結(jié)構(gòu)與仿真結(jié)果；第 4 章研究關(guān)鍵模塊比較器，分析電路結(jié)構(gòu)與仿真結(jié)果；第 5 章論述數(shù)字控制部分的功能，列出 verilog 代碼與仿真結(jié)果；第 6 章描述數(shù)?；旌戏抡媪鞒桃约罢w芯片仿真結(jié)果；第 7 章闡述測試過程，并對測試結(jié)果進(jìn)行分析；第 8 章總結(jié)研究工作，并對未來工作進(jìn)行展望。第 1 章 引言4第 2 章 逐次逼近 ADC 概述4第 2 章 逐次逼近 ADC 概述 逐次逼近 ADC 的工作原理逐次逼近 ADC 的基本結(jié)構(gòu)如圖 所示，主要由采樣/保持電路、DAC、比較器、數(shù)字控制部分和其他模擬電路組成，核心是 DAC、比較器和數(shù)字控制部分。采樣 / 保持比較器數(shù)字控制部分其他模擬電路D A CV i nV r e fC L KO U TS A R圖 逐次逼近 ADC 的基本結(jié)構(gòu)逐次逼近 ADC 使用二進(jìn)制搜索算法使 DAC 的輸出逐次逼近輸入的模擬信號，對于 N 位逐次逼近 ADC 至少需要 N 個轉(zhuǎn)換周期。其大致工作過程如下：首先模擬輸入信號 Vin 被采樣保持，送入比較器的一端，然后數(shù)字控制部分將逐次逼近寄存器（SAR）最高位（MSB ）預(yù)置 1，其他位全部清零， DAC 在Vref 和 SAR 的控制下輸出 1/2 Vref 送入比較器的另一端。如果 Vin 1/2 Vref，那么比較器輸出 1， SAR 最高位定為 1；否則，如果 Vin 1/2 Vref，那么比較器輸出 0，SAR 最高位定為 0。這樣，逐次逼近 ADC 的最高位就確定了，下面再確定次高位，即先預(yù)置 SAR 次高位為 1，如果前一個轉(zhuǎn)換周期確定的MSB = 1，那么此時 DAC 輸出 3/4 Vref，Vin 與 3/4 Vref 比較大小，從而確定SAR 次高位；如果前一個轉(zhuǎn)換周期確定的 MSB = 0，那么此時 DAC 輸出 1/4 Vref， Vin 與 1/4 Vref 比較大小，從而確定 SAR 次高位。依此類推，直到 SAR第 2 章 逐次逼近 ADC 概述5的最低位確定為止，這樣 SAR 的值即逐次逼近 ADC 的最終輸出。188。 V r e f189。 V r e f190。 V r e fV r e fVD A CtV i nb i t 2 = 1 b i t 1 = 0 b i t 0 = 0圖 3 位逐次逼近 ADC 的 DAC 輸出電壓圖 是一個 3 位逐次逼近 ADC 逐次逼近過程中 DAC 輸出電壓的示意圖，X 軸表示時間，Y 軸表示 DAC 輸出電壓。第一個轉(zhuǎn)換周期，SAR 置為100，DAC 輸出 1/2 Vref，由于 Vin 1/2 Vref，所以 bit2 = 1；第二個轉(zhuǎn)換周期，SAR 置為 110，DAC 輸出 3/4 Vref，由于 Vin 3/4 Vref，所以 bit1 = 0；第三個轉(zhuǎn)換周期，SAR 置為 101，DAC 輸出 5/8 Vref，由于 Vin 5/8 Vref，所以 bit0 = 0；最終轉(zhuǎn)換結(jié)果（即 SAR 的值）為 100。 逐次逼近 ADC 的典型結(jié)構(gòu)逐次逼近 ADC 的原理比較簡單，但是具體實現(xiàn)結(jié)構(gòu)多種多樣，每種結(jié)構(gòu)都各有優(yōu)劣。按照逐次逼近 ADC 結(jié)構(gòu)中 DAC 的工作原理，大致可以將逐次逼近 ADC 分成三種：電壓定標(biāo)、電流定標(biāo)、電荷定標(biāo)，下面分別予以討論。 電壓定標(biāo)型逐次逼近 ADC電壓定標(biāo)型逐次逼近 ADC 出現(xiàn)最早，工作原理最簡單。如圖 所示 [6]，將一個等值電阻串（R 0 = R1 = … = R2N1）放置在參考電壓 Vref 和地之間，每個電阻的端點電壓都由開關(guān)（S 0、S …、S 2N1）引出作為分段參考電壓，通過開關(guān)控制就可以按照二進(jìn)制搜索算法將相應(yīng)的分段參考電壓送到比較器了。第 2 章 逐次逼近 ADC 概述6V r e fV o u tS0S1S2S3S2N 2S2N 1R0R1R2R2N 2R2N 1圖 電阻串 DAC圖 的電阻串 DAC 輸出電容比較大，而且開關(guān)控制信號線數(shù)量龐大，N位 DAC 需要 2N 條單獨的開關(guān)控制信號線，因此常常使用開關(guān)樹的結(jié)構(gòu)，如圖 所示 [6]。使用開關(guān)樹結(jié)構(gòu)后，雖然開關(guān)數(shù)量變多了，但是 DAC 的輸出電容變小了，而且開關(guān)控制信號線數(shù)量也減少了，N 位 DAC 只需要 N 條單獨的開關(guān)控制信號線，不過開關(guān)的饋通效應(yīng)可能會引入失調(diào)電壓。V r e fR0R1R2R2N 2R2N 1R2N 4R2N 3 D00D01111… …………V o u tN1N1圖 使用開關(guān)樹的電阻串 DAC由電阻串 DAC 組成的電壓定標(biāo)型逐次逼近 ADC，最大的優(yōu)勢是能夠保證良好的單調(diào)性，得到了工業(yè)應(yīng)用 [7]，但對于 N 位逐次逼近 ADC 需要 2N 個單位第 2 章 逐次逼近 ADC 概述7電阻，隨著位數(shù)的增多，單位電阻和開關(guān)呈指數(shù)增加，例如，對于 8 位這種類型的逐次逼近 ADC，就需要 256 個單位電阻和 510 個開關(guān)，這么多單元所占芯片面積是可觀的。 電流定標(biāo)型逐次逼近 ADC電流定標(biāo)也是早期常見的一種類型，它是利用二進(jìn)制加權(quán)的電流，配合開關(guān)實現(xiàn)二進(jìn)制搜索算法的。常見的電流定標(biāo)型逐次逼近 ADC 又可以分為兩種，一種使用二進(jìn)制加權(quán)的電流源陣列，一種使用 R2R 階梯。使用二進(jìn)制加權(quán)電流源陣列的逐次逼近 ADC 如圖 所示 [8]，它使用等效寬長比為二進(jìn)制加權(quán)的 MOS 管組成的二進(jìn)制加權(quán)的電流源陣列，可以通過電流比較器將輸入電壓轉(zhuǎn)換成電流，然后與這些電流源的組合電流進(jìn)行比較，也可以將這些電流源的組合電流轉(zhuǎn)換成相應(yīng)電壓，然后與輸入電壓通過電壓比較器進(jìn)行比較。使用 MOS 管組成的這種結(jié)構(gòu)，由于使用了電流開關(guān)，所以轉(zhuǎn)換速度較快，但是 MOS 管的閾值電壓變化較大， MOS 管參數(shù)的匹配誤差會影響二進(jìn)制加權(quán)電流源的匹配，給逐次逼近 ADC 帶來了較大的精度誤差。 運放1 1 1 1 1 1 1 1+VD DVS SV r e fR r e f逐次逼近邏輯比較器+R i nV i nM S BL S B數(shù)字輸出1 6 1 3 2 1 1 6 1 8 1 4 1 2 1 1 1 4 1 / 8 2 1 / 8圖 二進(jìn)制加權(quán)電流源陣列逐次逼近 ADC使用 R2R 階梯的逐次逼近 ADC 如圖 所示，它利用 R2R 階梯中任一節(jié)點看進(jìn)去的阻值恒為 R 這一性質(zhì)，通過參考電壓 Vref 產(chǎn)生一組二進(jìn)制加權(quán)的電流，由開關(guān)選擇得到組合，然后通過反饋電阻 Rf 得到相應(yīng)的電壓。第 2 章 逐次逼近 ADC 概述8運放V r e fV o u tR fR R R2 R 2 R2 R2 R2 RSN 1SN 2SN 3S0DN 1( M S B ) DN 2DN 2D0( L S B )圖 R2R 階梯逐次逼近 ADC然而，開關(guān)導(dǎo)通電阻并不為零，這樣 R2R 階梯就存在匹配誤差。為了消除開關(guān)導(dǎo)通電阻的影響，可以加入冗余開關(guān)，如圖 所示 [6]。R2 R 2 R2 RΔ R Δ R Δ RΔ R / 2冗 余 開 關(guān) ( 常 閉 合 )圖 使用冗余開關(guān)減小 R2R 階梯匹配誤差使用 R2R 階梯的電流定標(biāo)型逐次逼近 ADC，可以在低電壓供電的情況下正常工作。但 MOS 工藝的電阻匹配精度較差，盡管可以使用溫度計編碼降低對電阻匹配精度的要求 [9]，但是電阻阻值受溫度影響較大，容易引入非線性誤差。這種結(jié)構(gòu)在雙極型工藝中使用較多。 電荷定標(biāo)型逐次逼近 ADC電荷定標(biāo)型逐次逼近 ADC 是目前應(yīng)用較多的一種類型，它利用電容通過電荷再分配完成二進(jìn)制搜索算法，因此功耗一般比較小，而且不需要額外的采樣保持電路。按照電容的組織方式，可以分為并行電容方式和串行電容方式。并行電容方式一般多指使用二進(jìn)制加權(quán)電容陣列的逐次逼近 ADC，它的基本單元有二進(jìn)制加權(quán)的電容陣列、1 個與 LSB 電容等值的冗余電容、開關(guān)和比較器，下面以 8 位并行電容方式的逐次逼近 ADC 為例說明工作原理。并行電容結(jié)構(gòu)逐次逼近 ADC 的轉(zhuǎn)換過程大致可以分為三步。第一步是采第 2 章 逐次逼近 ADC 概述9樣模式（圖 ） ，所有電容的上極板連接到地，下極板連接到輸入電壓，這樣電V i n V r e f比較器1 2 8 C6 4 C 3 2 C 1 6 C 8 C C c = CC2 C4 CS8S7S6S5S4S3S2S1S0SG N DSI NXQX= 2 5 6 C V i nVX= 0+圖 采樣模式容上極板存儲了與輸入電壓 Vin 成正比的電荷 Qx = 256CVin。第二步是保持模式（圖 ） ，上極板接地的開關(guān)斷開，下極板接地，這樣上極板的電壓變成Vx =V i n V r e f比較器1 2 8 C6 4 C 3 2 C 1 6 C 8 C C c = CC2 C4 CS8S7S6S5S4S3S2S1S0SG N DSI NXQX= 2 5 6 C V i nVX= V i n+圖 保持模式Vin。第三步是再分配模式（圖 ）：首先測試最高位（MSB） ，即先將最大電容的下極板連接到參考電壓 Vref，這時候的等效電路即是兩個等值電容串聯(lián)組成的分壓器，這個操作使得 Vx 增加了 1/2 Vref，即 Vx = Vin + 1/2 Vref。如果 Vx 0，即 Vin 1/2 Vref，那么比較器輸出 0， MSB = 1；如果 Vx 0，即Vin 1/2 Vref，那么比較器輸出 1，MSB = 0。如果比較器輸出 1，還需要將開第 2 章 逐次逼近 ADC 概述10關(guān) S1 接回到地。相似的，次高位的測試可以通過將次高位對應(yīng)的電容下極板連接到 Vref 來實現(xiàn)，這會使 Vx 增加 1/4 Vref，即 Vx = Vin + D7 * 1/2 Vref + 1/4 Vref。依此類推，轉(zhuǎn)換過程直到最低位（LSB ）確定為止，這樣上極板256CVin 的電荷就被再分配到數(shù)值為 1 的位對應(yīng)的電容上了 [10]。V i n V r e f比較器1 2 8 C6 4 C 3 2 C 1 6 C 8 C C c = CC2 C4 CS8S7S6S5S4S3S2S1S0SG N DSI NXQX= 2 5 6 C V i nVX= V i n + 1 / 2 V r e f+圖 再分配模式利用二進(jìn)制加權(quán)電容陣列的電荷再分配完成二進(jìn)制搜索算法，是目前應(yīng)用較廣泛的主流逐次逼近方式 [1][3][11][12][13]，它的轉(zhuǎn)換速度比較快，而且稍做修改即可在只有一個參考電壓的情況下對有極性的輸入電壓進(jìn)行轉(zhuǎn)換，而且由于電容的溫度系數(shù)比電阻低的多，所以它對工作溫度的變化不是很敏感。二進(jìn)制加權(quán)電容陣列最關(guān)鍵的問題是電容陣列的匹配精度，電容陣列的匹配誤差會引入非線性誤差，影響逐次逼近 ADC 精度。不使用校準(zhǔn)技術(shù)，電容匹配精度可以達(dá)到 %，如果精心設(shè)計版圖布局，大概能做到 12 位左右。使用校準(zhǔn)技術(shù)校準(zhǔn)電容陣列的匹配誤差，可以達(dá)到更高的精度 [14]。二進(jìn)制加權(quán)的電容陣列隨著逐次逼近 ADC 位數(shù)的增多，電容值呈指數(shù)增加，降低了轉(zhuǎn)換速度，也占用了較大芯片面積，可以使用分段電容的方式解決這個問題。圖 是 8 位分段電容逐次逼近 ADC 模擬部分的結(jié)構(gòu)圖，分段電容 Cs 將兩個獨立的二進(jìn)制加權(quán)電容陣列分隔（當(dāng)分段電容兩邊二進(jìn)制加權(quán)電容陣列位數(shù)相等時，整個逐次逼近 ADC 的總電容最小） ，低 4 位二進(jìn)制加權(quán)電容陣列還有一個與 LSB 電容等值的 Cc。其工作原理與二進(jìn)制加權(quán)電容陣列逐次逼近第 2 章 逐次逼近 ADC 概述11ADC 相似：首先采樣階段，所有電容下極板與輸入模擬信號 Vin 相接，S GND閉合；然后保持階段，S 8～S 0 都接地，S GND 斷開；最后再分配階段，Sn（n=1,2,…,8）接到 Vref 代表第 n 位為 1。V i n V r e f比較器C s ＝ 1 6 / 1 5 CC c ＝ CC2 C 4 C 8 C 8 C4 C2 CCS0S1