高效率同步降壓型轉(zhuǎn)換器的版圖設(shè)計研究課程(編輯修改稿)
2025-07-23 14:17 本頁面
【文章內(nèi)容簡介】 210 不會發(fā)生閂鎖效應(yīng)的分析電路圖如圖211所示，當(dāng)一個BJT集電極電流受外部干擾突然增加到一定值時，會反饋至另外一個BJT，從而使兩個BJT因觸發(fā)而導(dǎo)通，如果整個環(huán)路增益大于1，則VDD至GND間形成低阻通路，Latch up由此產(chǎn)生。圖211 會發(fā)生閂鎖效應(yīng)的分析電路圖Latchup產(chǎn)生的具體原因分析：，當(dāng)VDD變化率大到一定地步，將會引起Latch_up。，將會有大電流在芯片中產(chǎn)生，也會導(dǎo)致SCR的觸發(fā)。，可能會從保護(hù)電路中引入少量帶電載流子到阱或襯底中，也會引起可控硅（SCR）的觸發(fā)。（buffer）同時工作，負(fù)載過大使VDD或GND突然變化，也有可能打開可控硅（SCR）的一個BJT，從而存在引起閂鎖的風(fēng)險。，也有可能會引起閂鎖。Latchup的危害：在進(jìn)入低阻狀態(tài)以后，若芯片外界的電路不能限制器件中電流的大小，可能會有過量的電流流過芯片中的金屬走線，引起局部器件過熱，從而發(fā)生金屬熔斷或燒毀，致使PN結(jié)漏電流增加或短路，燒毀芯片，造成芯片失效。 防止Latch_up的方法防止閂鎖的方法1：使用重?fù)诫s襯底，降低Rsub值，減小反饋環(huán)路增益。防止閂鎖的方法2：使用輕摻雜外延層，防止側(cè)向漏電流從縱向PNP到低阻襯底的通路。防止閂鎖的方法3：使NMOS和PMOS保持足夠的間距來降低引發(fā)SCR的可能。防止閂鎖的方法4：Sub接觸孔和Well接觸孔應(yīng)盡量靠近源區(qū)。以降低Rwell和Rsub的阻值。防止閂鎖的方法5：使用使用隔離槽防止閂鎖的方法6：使用GuardRing ：P+ Ring環(huán)繞NMOS并接GND；N+ Ring環(huán)接PMOS并接VDD。使用多子保護(hù)環(huán)可以降低Rwell和Rsub的阻值，且可以阻止多數(shù)載流子到基極。 ：制作在N阱中的N+ Ring環(huán)繞NMOS并接VDD；P+Ring環(huán)繞PMOS并接GND。使用少子保護(hù)環(huán)可以減少因?yàn)樯僮幼⑷氲节寤蛞r底引發(fā)的閂鎖。 ESD效應(yīng) ESD簡介在本世紀(jì)70前代以前，很多靜電問題都是由于人們沒有ESD意識而造成的，即使現(xiàn)在也有很多人懷疑ESD會對電子產(chǎn)品造成損壞。這是因?yàn)榇蠖鄶?shù)ＥＳＤ損害發(fā)生在人的感覺以下,因?yàn)槿梭w對靜電放電的感知電壓約為3ＫＶ，而許多電子元件在幾百伏甚至幾十伏時就會損壞，通常電子器件被ＥＳＤ損壞后沒有明顯的界限，把元件安裝在PCB上以后再檢測，結(jié)果出現(xiàn)很多問題，分析也相當(dāng)困難。特別是潛在損壞，即使用精密儀器也很難測量出其性能有明顯的變化，所以很都電子工程師和設(shè)計人員都懷疑ESD，近年但實(shí)驗(yàn)證實(shí)，這種潛在損壞在一定時間以后，電子產(chǎn)品的可靠性明顯下降。ESD是代表英文“Electrostatic Discharge”，即靜電放電的意思。ＥＳＤ是本世紀(jì)中期以來形成的以研究靜電的產(chǎn)生與衰減、靜電放電模型、靜電放電效應(yīng)如電流熱（火花）效應(yīng)如靜電引起的著火與爆炸）和電磁效應(yīng)（如電磁干擾）等的學(xué)科。近年來隨著科學(xué)技術(shù)的飛速發(fā)展、微電子技術(shù)的廣泛應(yīng)用及電磁環(huán)境越來越復(fù)雜，對靜電泄放的問題越來越重視。ESD產(chǎn)生的三種形式：。當(dāng)人們手持ESD敏感的裝置而不先拽放電荷到地，摩擦電荷將會移向ESD敏感的裝置而造成損壞。，尤其對塑料件，當(dāng)在自動化生產(chǎn)過程中，會產(chǎn)生摩擦電荷，而這些摩擦電荷通過低電阻的線路非常迅速地瀉放到高度導(dǎo)電的牢固接地表面，因此造成損壞；或者通過感應(yīng)使ESD敏感的裝置的金屬部分帶電而造成損壞。，這可能來之于塑性材料或人的衣服，會發(fā)生電子轉(zhuǎn)化跨過氧化層。若電位差超過氧化層的介電常數(shù)，則會產(chǎn)生電弧以破壞氧化層，其結(jié)果為短路。ESD的主要危害：靜電放電是兩個具有不同靜電電位的物體,擊穿其間介質(zhì)而進(jìn)行放電的現(xiàn)象就是靜電放電。,。ESD將產(chǎn)生強(qiáng)大的尖峰脈沖電流,這種脈沖電流中包含豐富的高頻成份,其上限頻率可超過1GHz,取決于電平、相對漫濕度、靠近速度和放電物體的形狀。在這個頻率典型的設(shè)備電纜甚至印制板上的走線會變成非常有效的接收天線。因而對于典型的模擬或數(shù)字電子設(shè)備，ESD傾向于感應(yīng)出高電平的噪聲，它會導(dǎo)致電子設(shè)備嚴(yán)重受損或操作失常。當(dāng)ESD位置距離較近時,無論是電流還是磁場都是很強(qiáng)的。因此在ESD位置附近的電路一般會受到影響。ESD引起的兩種失效：①由于ESD電流產(chǎn)生熱量導(dǎo)致設(shè)備的熱失效。②由于ESD感應(yīng)出高的電壓導(dǎo)致絕緣擊穿。兩種破壞可能在一個設(shè)備中同時發(fā)生絕緣擊穿可能激發(fā)大的電流,這又進(jìn)一步導(dǎo)致熱失效。由ESD引起的芯片損傷如圖212所示。圖212 ESD引起的芯片內(nèi)部損傷 防止ESD的方法目前對于芯片PAD處常用的防止ESD的方法是采用GGNMOS結(jié)構(gòu)。GGNMOS（groundedgate NMOS）：Drain端接至PAD，Gate端接至電源地。ESD保護(hù)利用其寄生的NPN三極管，形成一個低阻抗的放電通路，以此來保護(hù)IC的內(nèi)部電路。結(jié)構(gòu)圖如圖213所示。圖213 GGNMOS用于ESD防治本次項(xiàng)目中所使用的GGNMOS ESD結(jié)構(gòu)如圖214所示：圖214 芯片中的實(shí)際ESD結(jié)構(gòu) 子模塊版圖 LDO模塊圖215 LDO模塊電路圖圖216 LDO模塊版圖 UVLO模塊圖217 UVLO模塊電路圖圖218 UVLO模塊版圖 freq_p模塊圖219 freq_p模塊電路圖圖220 freq_p模塊版圖 control_logic模塊圖221 control_logic模塊電路圖圖222 control_logic模塊版圖 current_sense模塊圖223 current_sense模塊電路圖圖224 current_sense模塊版圖 EN模塊圖225 EN模塊電路圖圖226 EN模塊版圖 HS_control模塊圖227 HS_control模塊電路圖圖228 HS_control模塊版圖 OCP模塊圖229 OCP模塊電路圖圖230 OCP模塊版圖 EA_pensation模塊圖231 EA_pensation模塊電路圖圖232 EA_pensation模塊版圖 AAM模塊圖233 AAM模塊電路圖圖234 AAM模塊版圖 Driver_HS模塊圖235 Driver_HS模塊電路圖圖236 Driver_HS模塊版圖 Driver_Bootstrap模塊圖236 Driver_Bootstrap模塊電路圖圖237 Driver_Bootstrap模塊版圖 OSC模塊圖238 OSC模塊電路圖圖239 OSC模塊版圖 Driver_LS模塊圖240 Driver_LS模塊電路圖圖241 Driver_LS模塊版圖 EA_core模塊圖240 EA_core模塊電路圖圖241 EA_core模塊版圖 頂層版圖 頂層版圖布局芯片頂層整體布局如圖242所示，橢形方塊為PAD，矩形方塊為block。圖242 芯片頂層整體布局圖 頂層版圖芯片頂層最終版圖如圖243所示。圖243 芯片頂層最終版圖第3章． 實(shí)現(xiàn)功能 實(shí)現(xiàn)功能描述高效率同步降壓型轉(zhuǎn)換器芯片功能框圖如圖31
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