【文章內(nèi)容簡(jiǎn)介】 設(shè)計(jì)方案中。傳統(tǒng)的電子設(shè)計(jì)技術(shù)中，由于沒(méi)有規(guī)范的設(shè)計(jì)工具和表達(dá)方式，無(wú)法進(jìn)行這種先進(jìn)的設(shè)計(jì)流程。8)全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和測(cè)試技術(shù)。EDA不但在整個(gè)設(shè)計(jì)流程上充分利用計(jì)算機(jī)的自動(dòng)設(shè)計(jì)能力，在各個(gè)設(shè)計(jì)層次上利用計(jì)算機(jī)完成不同內(nèi)容的仿真模擬，而且在系統(tǒng)板級(jí)設(shè)計(jì)結(jié)束后仍可利用計(jì)算機(jī)對(duì)硬件系統(tǒng)進(jìn)行完整的側(cè)試(邊界掃描技術(shù))。對(duì)于傳統(tǒng)的設(shè)計(jì)方法，如單片機(jī)仿真器的使用僅僅只能在最后完成的系統(tǒng)上進(jìn)行局部的硬件仿真調(diào)試，在整個(gè)設(shè)計(jì)的中間過(guò)程是無(wú)能為力的。至于硬件系統(tǒng)測(cè)試，由于現(xiàn)在的許多系統(tǒng)主板不但層數(shù)多，而且許多器件都是BGA(BallGrid Array)封裝，所有引腳都在芯片的底面，焊接后普通的儀器儀表無(wú)法接觸到所需要的信號(hào)點(diǎn)，因此無(wú)法測(cè)試。9)對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。EDA技術(shù)的標(biāo)準(zhǔn)化和HDL設(shè)計(jì)語(yǔ)言與設(shè)計(jì)平臺(tái)對(duì)具體硬件的無(wú)關(guān)性，使設(shè)計(jì)者能更大程度地將自己的才智和創(chuàng)造力集中在設(shè)計(jì)項(xiàng)目性能的提高和成本的降低上，而將更具體的硬件實(shí)現(xiàn)工作讓專(zhuān)業(yè)部門(mén)來(lái)完成。顯然，高技術(shù)人才比經(jīng)驗(yàn)性人才的培養(yǎng)效率要高得多。10)高速性能好，這是與以CPU為主的電路系統(tǒng)相比。以軟件方式控制操作和運(yùn)算的系統(tǒng)速度顯然無(wú)法與純硬件系統(tǒng)相比，因?yàn)檐浖峭ㄟ^(guò)順序執(zhí)行指令的方式來(lái)完成控制和運(yùn)算步驟的，而用HDL語(yǔ)言描述的系統(tǒng)是以并行方式工作的。以對(duì)A/D進(jìn)行數(shù)據(jù)采樣控制為例，采樣周期包括對(duì)A/D工作時(shí)序的控制和將每一次獲得的數(shù)據(jù)存入RAM(或FIFO)中。工作12MHZ晶振頻率的MCS51系列單片機(jī)對(duì)刀D控制的采樣頻率為20KHZ上下，即約每秒兩萬(wàn)次。但若用FPGA中設(shè)計(jì)的狀態(tài)機(jī)來(lái)完成同樣的工作，如對(duì)于具有流水線采樣工作時(shí)序的A/D來(lái)說(shuō)，只需兩個(gè)狀態(tài)即可完成一次采樣，狀態(tài)間轉(zhuǎn)換的時(shí)間僅為一個(gè)時(shí)鐘周期，而如果FPGA的工作頻率是100MHZ，則采樣速度可達(dá)50MHZ。11)純硬件系統(tǒng)的高可靠性。大量事實(shí)表明，由CPU為核心的系統(tǒng)的可靠性通常不高，而且與CPU的種類(lèi)關(guān)系不大，即任何由CPU為主控單元的系統(tǒng)，都不得不受到用戶的特別關(guān)注。其主要原因是，以軟件運(yùn)行為核心的CPU的指令地址指針在外部干擾下，容易發(fā)生不可預(yù)測(cè)的變化，而使運(yùn)行陷入不可預(yù)測(cè)的非法循環(huán)中，使系統(tǒng)癱瘓。事實(shí)上，許多要求高可靠的智能控制系統(tǒng)完全可以利用EDA技術(shù)以全硬件來(lái)實(shí)現(xiàn)。例如狀態(tài)機(jī)就是很好的選擇。它的運(yùn)行方式類(lèi)似于CPU，但卻有良好的可靠性和高速的性能。因?yàn)樵谕獠繌?qiáng)干擾情況下，狀態(tài)機(jī)的死寂機(jī)(進(jìn)入非法裝態(tài))情況是可預(yù)測(cè)的，這包括非法狀態(tài)的數(shù)量和進(jìn)入狀態(tài)的可預(yù)測(cè)性，以及是否己經(jīng)進(jìn)入的非法狀態(tài)的可判斷性。因?yàn)闋顟B(tài)機(jī)的非法狀態(tài)的編碼方式和數(shù)量是明確的，從而確保了恢復(fù)正常狀態(tài)各種措施的絕對(duì)可行性?，F(xiàn)場(chǎng)可編程門(mén)陣列FPGA(Field Programmable Gate Array) 和復(fù)雜可編程邏輯器件CPLD(Complex Programmable Logic Device)同屬于近年來(lái)發(fā)展迅速的大規(guī)?？删幊虒?zhuān)用集成電路(ASIC)。FPGA器件的現(xiàn)場(chǎng)可編程技術(shù)和CPLD器件的在系統(tǒng)可編程技術(shù) ISP(In System Programmable)使可編程器件在使用上更為方便，大大縮短了設(shè)計(jì)周期，減少了設(shè)計(jì)費(fèi)用，降低了設(shè)計(jì)風(fēng)險(xiǎn)?，F(xiàn)場(chǎng)可編程門(mén)陣列FPGA是一種高密度的可編程邏輯器件，其集成密度最高達(dá)100萬(wàn)門(mén)/片，系統(tǒng)性能可達(dá)200MHz。CPLD主體結(jié)構(gòu)是與或陣列，具有ISP功能的CPLD器件由于具有同F(xiàn)PGA器件相似的集成度和易用性，在速度上還有一定的優(yōu)勢(shì)，使其在可編程邏輯器件技術(shù)的競(jìng)爭(zhēng)中與FPGA并駕齊驅(qū)，成為兩支領(lǐng)導(dǎo)可編程器件技術(shù)發(fā)展的力量之一。①.CPLD與FPGA性能特點(diǎn)比較:雖然CPLD和FPGA同屬于可編程ASIC器件，都具有用戶現(xiàn)場(chǎng)可編程特性，都支持邊界掃描技術(shù)，但由于CPLD和FPGA在結(jié)構(gòu)上的不同，決定了CPLD和FPGA在性能上各有特點(diǎn)l)、在集成度方面，F(xiàn)PGA可以達(dá)到比CPLD更高的集成度，同時(shí)也具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。2)、FPGA更適合于觸發(fā)器豐富的結(jié)構(gòu)，而CPLD更適合于觸發(fā)器有限而移項(xiàng)豐富的結(jié)構(gòu)。3)、CPLD通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程，F(xiàn)PGA主要通過(guò)改變內(nèi)部連線的布線來(lái)編程，F(xiàn)PGA可在邏輯門(mén)下編程，而CPLD是在邏輯塊下編程，在編程上FPGA比CPLD具有更大的靈活性。4)、從功率消耗上看，CPLD的缺點(diǎn)比較突出。一般情況下，CPLD功耗要比FPGA大，且集成度越高越明顯。5)、在編程方式上，目前的CPLD主要是基于 E2PROM或FLASH存儲(chǔ)器編程，編程次數(shù)達(dá)1萬(wàn)次。其優(yōu)點(diǎn)是在系統(tǒng)斷電后，編程信息不丟失。CPLD又可分為在編程器上編程和在系統(tǒng)編程兩種。ISP器件的優(yōu)點(diǎn)是不需要編程器，可先將器件裝焊于印制板，再經(jīng)過(guò)編程電纜進(jìn)行編程，編程、調(diào)試和維護(hù)都很方便。FPGA大部分是基于SRAM編程，其缺點(diǎn)是編程數(shù)據(jù)信息在系統(tǒng)斷電時(shí)丟失，每次上電時(shí)，需從器件的外部存儲(chǔ)器或計(jì)算機(jī)中將編程數(shù)據(jù)寫(xiě)入SRAM中。其優(yōu)點(diǎn)是可進(jìn)行任意次數(shù)的編程，并可在工作中快速 (On the Fly)編程，實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置，因此可稱(chēng)為在線重配置(ICR)的PLD或可重配置硬件(RHP: Reconfigurable Hardware Product)。② ACEX 1K系列FPGA器件基于各個(gè)器件的特性及本系統(tǒng)的實(shí)際需要，我們決定使用Altera公司的ACEX 1K30系列芯片。 ACEX 1K系列器件的特點(diǎn)是將查找表(LUT)和內(nèi)嵌陣列塊(EAB)相結(jié)合，提供了效率很高而又廉價(jià)的結(jié)構(gòu)?；贚UT的邏輯對(duì)數(shù)據(jù)路徑管理、寄存器強(qiáng)度、數(shù)學(xué)計(jì)算和數(shù)字信號(hào)處理(DSP)的設(shè)計(jì)提供優(yōu)化的性能和效率，而EAB可實(shí)現(xiàn)RAM、ROM、雙口RAM或FIFO功能，這使得 ACEX 1K系列器件適合于復(fù)雜邏輯及存儲(chǔ)器功能如DSP、寬域數(shù)據(jù)路徑管理、數(shù)據(jù)變換和微處理器等各種高性能通信應(yīng)用?；诳芍貥?gòu) CMOSSDRAM單元， ACEX 1K結(jié)構(gòu)具有實(shí)現(xiàn)一般門(mén)陣列宏功能所需的所有特征，相應(yīng)的多引腳數(shù)提供與系統(tǒng)元器件的有效接口。 ACEX 1K器件滿足廉價(jià)和高容量的應(yīng)用要求。每個(gè) ACEX 1K器件包含一個(gè)實(shí)現(xiàn)存儲(chǔ)器及特殊邏輯功能的增強(qiáng)型嵌入式陣列和實(shí)現(xiàn)一般邏輯的邏輯陣列。嵌入式陣列由一系列 EAB組成，每個(gè)EAB提供40%位。邏輯陣列由邏輯陣列塊(LAB)組成，每個(gè)LAB包含八個(gè)邏輯單元(LE)和一個(gè)局部互連，一個(gè)LE由一四輸入LUT、一個(gè)可編程觸發(fā)器和為了實(shí)現(xiàn)進(jìn)位及級(jí)聯(lián)功能的專(zhuān)用信號(hào)路徑組成。八個(gè)LE可實(shí)現(xiàn)中規(guī)模的邏輯塊，如八位計(jì)數(shù)器、地址譯碼器或狀態(tài)機(jī)，或跨LAB進(jìn)行組合以建立更大的邏輯塊。每個(gè)LAB代表大約96個(gè)可用邏輯門(mén)。③Altera可編程邏輯器件開(kāi)發(fā)設(shè)計(jì)Altera公司在推出各種可編程邏輯器件的同時(shí)，也不斷升級(jí)其相應(yīng)的開(kāi)發(fā)工具軟件。目前，其主要開(kāi)發(fā)軟件有MAX+PLUSII和Quartus II。本設(shè)計(jì)采用的是 Quartus II。使用QuartusII的設(shè)計(jì)過(guò)程包括以下幾步，若任一步出錯(cuò)或未達(dá)到設(shè)計(jì)的要求則應(yīng)修改設(shè)計(jì)，然后重復(fù)以后各步。設(shè)計(jì)流程如圖27所示。設(shè)計(jì)輸入 編譯項(xiàng)目完成編程測(cè)試仿真與定時(shí)分析修改設(shè)計(jì)圖27 FPGA芯片的設(shè)計(jì)流程 ACEX 1K30的引腳分布根據(jù)系統(tǒng)設(shè)計(jì)情況選取ACEX 1K30器件作為設(shè)計(jì)載體，其引腳分布如圖28所示，、低價(jià)格SRAM工藝PLD (FPGA)器件。其帶有6個(gè)嵌入式存儲(chǔ)塊(EAB)，每個(gè)嵌入式存儲(chǔ)塊(EAB)的容量為4Kb。其主要技術(shù)指標(biāo)如表21所示:表21 ACEX 1K30主要技術(shù)指標(biāo)典型門(mén)數(shù)最大系統(tǒng)門(mén)數(shù)邏輯單元數(shù)EAB數(shù)全部RAM位數(shù)最大用戶I/O引出端數(shù)300001190001728624576171整個(gè)測(cè)量?jī)x的FPGA頂層模塊共由四個(gè)子模塊構(gòu)成，它們分別是控制模塊、基準(zhǔn)時(shí)基產(chǎn)生模塊、閘門(mén)模塊、計(jì)數(shù)模塊。按照它們之間的信號(hào)連接關(guān)系構(gòu)成了如圖28的測(cè)試儀FPGA頂層模塊。圖28 測(cè)試儀FPGA頂層模塊圖由圖28可以看出整個(gè)模塊有4個(gè)輸入信號(hào)。它們分別為系統(tǒng)的基準(zhǔn)時(shí)鐘信號(hào)Fs，被測(cè)頻率信號(hào)Fx，系統(tǒng)復(fù)位信號(hào)RSET(高電平有效)和開(kāi)始測(cè)量信號(hào)START。其中Fs是時(shí)間/頻率測(cè)量系統(tǒng)的基準(zhǔn)時(shí)鐘，整個(gè)系統(tǒng)的工作都是以其為基礎(chǔ)，系統(tǒng)正常工作時(shí)由外加晶振提供。Fx為需要測(cè)量的外部頻率信號(hào)。RESET為系統(tǒng)的復(fù)位信號(hào)，用于整個(gè)系統(tǒng)的復(fù)位工作，一般在系統(tǒng)開(kāi)始一次新的測(cè)量之前都要進(jìn)行一次復(fù)位工作。START用于控制系統(tǒng)開(kāi)始測(cè)量，當(dāng)系統(tǒng)接收START信號(hào)后在門(mén)控信號(hào)有效時(shí)就開(kāi)始對(duì)被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，并輸出測(cè)量結(jié)果。系統(tǒng)的輸出信號(hào)DATEO~DATE7為計(jì)數(shù)器的計(jì)數(shù)值輸出信號(hào)送到緩沖器等待CUP來(lái)讀取。Count_end為計(jì)數(shù)結(jié)束信號(hào)，當(dāng)其有效時(shí)通知CPU來(lái)取數(shù)并進(jìn)行處理然后送液晶顯示器進(jìn)行顯示。 FPGA各功能模塊邏輯設(shè)計(jì)①控制模塊設(shè)計(jì)1)控制模塊概述控制模塊的功能是產(chǎn)生各種控制信號(hào)，去控制各個(gè)單元的工作，使系統(tǒng)按照一定的工作程序完成自動(dòng)測(cè)試任務(wù)。在控制模塊的統(tǒng)一指揮下，計(jì)數(shù)模塊按照“復(fù)位測(cè)量顯示”的順序自動(dòng)地進(jìn)行?？刂颇K的模塊圖如圖29示。圖 29 控制模塊圖 圖210 控制模塊流程圖2)控制模塊輸入輸出說(shuō)明從圖29以看到有六個(gè)信號(hào)輸入端它們分別是:測(cè)量開(kāi)始信號(hào)輸入端Start，測(cè)繼電器/測(cè)頻控制信號(hào)輸入端Control，時(shí)間繼電器信號(hào)輸入端Relay，基準(zhǔn)時(shí)基信號(hào)輸入端Fs，被測(cè)頻率信號(hào)輸入端Fx和閘門(mén)時(shí)間信號(hào)輸入端Gate time。三個(gè)信號(hào)輸出端:計(jì)數(shù)使能輸出端en，計(jì)數(shù)結(jié)果信號(hào)出端Count和計(jì)數(shù)結(jié)束信號(hào)輸出端 Count end。3)控制模塊工作流程控制模塊流程如圖210所示，系統(tǒng)完成計(jì)數(shù)器清零、初始值設(shè)置如值en=RESET=0(高電平有效)等。然后確定時(shí)間測(cè)量繼電器還是測(cè)量頻率:當(dāng)測(cè)繼電器/測(cè)頻控制信號(hào)Control=1時(shí)測(cè)量時(shí)間繼電器信號(hào)。當(dāng)Control=0測(cè)量外部的頻率信號(hào)。由單片機(jī)控制給出一個(gè)測(cè)量開(kāi)始信號(hào)Start系統(tǒng)進(jìn)入準(zhǔn)備測(cè)量狀態(tài)。當(dāng)被測(cè)量的門(mén)控信號(hào)有效時(shí)就進(jìn)入計(jì)數(shù)器進(jìn)行計(jì)數(shù)，計(jì)數(shù)完成后由單片機(jī)完成對(duì)數(shù)據(jù)的運(yùn)算處理、輸出顯示等功能。4)控制模塊小結(jié)控制模塊是本系統(tǒng)的核心部分，因此它是本系統(tǒng)的設(shè)計(jì)的重點(diǎn)同時(shí)也是難點(diǎn)，該模塊的優(yōu)劣將直接影響到系統(tǒng)的精確度和穩(wěn)定度。為了能夠很好的完成控制任務(wù)，采用了目前流行的硬件描述語(yǔ)言(VHDL)設(shè)計(jì)了門(mén)控模塊。它主要是產(chǎn)生精準(zhǔn)的控制信號(hào)，控制系統(tǒng)各個(gè)模塊協(xié)同工作，最終完成系統(tǒng)的測(cè)試任務(wù)。②基準(zhǔn)時(shí)基產(chǎn)生模塊設(shè)計(jì)1)基準(zhǔn)時(shí)基產(chǎn)生模塊概述基準(zhǔn)時(shí)基產(chǎn)生模塊主要用來(lái)產(chǎn)生時(shí)間/頻率測(cè)量時(shí)計(jì)數(shù)模塊所需要的標(biāo)準(zhǔn)頻率或基準(zhǔn)時(shí)間間隔(及閘門(mén)時(shí)間)。對(duì)時(shí)間或頻率的基準(zhǔn)有兩點(diǎn)要求:a、標(biāo)準(zhǔn)性時(shí)基是量化的標(biāo)準(zhǔn)，如果其值不準(zhǔn)確將直接影響到測(cè)試儀的精度，作為時(shí)間/頻率的基準(zhǔn)源應(yīng)該是一個(gè)具有高穩(wěn)定度的信號(hào)源，由于沒(méi)有穩(wěn)定性就談不上標(biāo)準(zhǔn)性。在各種振蕩器中，只有石英晶體振蕩器才能擔(dān)當(dāng)這種標(biāo)準(zhǔn)信號(hào)源，因而本設(shè)計(jì)選擇了恒溫石英晶體振蕩器。b、多值性為了便于對(duì)各種輸入值的量化比較，要求計(jì)數(shù)模塊中具有多種量化單位。而石英晶體振蕩器只能產(chǎn)生一個(gè)固定頻率的信號(hào)，可采用多級(jí)分頻或者倍頻的方法以獲取多種標(biāo)準(zhǔn)的量化單位值。其分頻模塊圖如圖211所示。圖211 基準(zhǔn)時(shí)基產(chǎn)生模塊圖2)基準(zhǔn)時(shí)基產(chǎn)生模塊輸入輸出說(shuō)明基準(zhǔn)時(shí)基產(chǎn)生模塊如圖211所示:它有一個(gè)基準(zhǔn)時(shí)基信號(hào)輸入端Fs，該信號(hào)由系統(tǒng)的恒溫晶振提供。三個(gè)分頻信號(hào)選擇輸入端S0、SS2，它們由單片機(jī)控制，根據(jù)不同的被測(cè)信號(hào)選擇經(jīng)分頻后的不同時(shí)基信號(hào)，以保證測(cè)量的準(zhǔn)確性。八個(gè)經(jīng)分頻后輸出的不同基準(zhǔn)時(shí)基信號(hào)Fs0、Fsl、FsFsFsFss、FsFs7，在測(cè)時(shí)間繼電器時(shí)它們作為計(jì)數(shù)器的計(jì)數(shù)脈沖信號(hào)輸入端，在測(cè)頻時(shí)它們用于提供基準(zhǔn)的閘門(mén)時(shí)間。3)基準(zhǔn)時(shí)基產(chǎn)生模塊工作流程基準(zhǔn)時(shí)基產(chǎn)生模塊工作流程如圖212所示，基準(zhǔn)時(shí)基信號(hào)經(jīng)過(guò)分頻后得到分頻時(shí)基信號(hào)，單片機(jī)根據(jù)被測(cè)信號(hào)的需要控制多路選擇器選取需要的時(shí)基信號(hào)作為計(jì)數(shù)脈沖信號(hào)或者閘門(mén)信號(hào)?；鶞?zhǔn)時(shí)基分頻時(shí)基計(jì)數(shù)脈沖/閘門(mén)信號(hào)分頻選擇圖 212 基準(zhǔn)時(shí)基產(chǎn)生模塊工作流程圖4)基準(zhǔn)時(shí)基產(chǎn)生模塊小結(jié)基準(zhǔn)時(shí)基產(chǎn)生模塊主要用來(lái)產(chǎn)生時(shí)間繼電器/頻率測(cè)量時(shí)計(jì)數(shù)模塊所需要的標(biāo)準(zhǔn)頻率或基準(zhǔn)時(shí)間間隔(及閘門(mén)時(shí)間)?；鶞?zhǔn)時(shí)間的長(zhǎng)短與時(shí)間/頻率測(cè)量的精度有直接關(guān)系?；鶞?zhǔn)時(shí)間越長(zhǎng)，時(shí)間/頻率測(cè)量的精度就越高。反之，時(shí)間/頻率測(cè)量的精度就越低。因此在對(duì)時(shí)間/頻率測(cè)量精度要求不一的場(chǎng)合，可以通過(guò)單片機(jī)執(zhí)行不同的程序代碼來(lái)改變基準(zhǔn)時(shí)間長(zhǎng)度，以