【文章內(nèi)容簡(jiǎn)介】 被混頻后的干擾信號(hào)所淹沒(méi)，如果本振相噪好則信號(hào)就能顯露出來(lái)，只需有一個(gè)好的窄帶濾波器既可有效的濾出信號(hào)。如果本振相噪差，即使中頻濾波器能夠?yàn)V除強(qiáng)干擾中頻信號(hào)，強(qiáng)干擾中頻信號(hào)的噪聲邊帶仍然淹沒(méi)了有用信號(hào)，使接收機(jī)無(wú)法接收到弱小信號(hào)，尤其對(duì)大動(dòng)態(tài)、高選擇性的接收機(jī)，這種現(xiàn)象很明顯。因此要求接收機(jī)具有良好的選擇性和大動(dòng)態(tài)，則接收機(jī)本振信號(hào)的相噪必須好。相位噪聲和抖動(dòng)是對(duì)同一種現(xiàn)象的兩種不同的定量方式。在理想情況下，一個(gè)頻率固定的完美的脈沖信號(hào)(以1 MHz為例)的持續(xù)時(shí)間應(yīng)該恰好是1微秒，每500ns有一個(gè)跳變沿。抖動(dòng)是一個(gè)時(shí)域概念，抖動(dòng)是對(duì)信號(hào)時(shí)域變化的測(cè)量結(jié)果，它從本質(zhì)上描述了信號(hào)周期距離其理想值偏離了多少。通常10 MHz以下信號(hào)的周期變動(dòng)并不歸入抖動(dòng)一類，而是歸入偏移或者漂移。抖動(dòng)有兩種主要類型：確定性抖動(dòng)和隨機(jī)性抖動(dòng)。確定性抖動(dòng)是由可識(shí)別的干擾信號(hào)造成的，這種抖動(dòng)通常幅度有限，具備特定的（而非隨機(jī)的）產(chǎn)生原因，而且不能進(jìn)行統(tǒng)計(jì)分析。造成確定性抖動(dòng)的來(lái)源主要有4種：：當(dāng)一根導(dǎo)線的自感增大后，會(huì)將其相鄰信號(hào)線周圍的感應(yīng)磁場(chǎng)轉(zhuǎn)化為感應(yīng)電流，而感應(yīng)電流會(huì)使電壓增大或減小，從而造成抖動(dòng)。：電源、AC電源線和RF信號(hào)源都屬于EMI源。與串?dāng)_類似，當(dāng)附近存在EMI輻射時(shí)，時(shí)序信號(hào)通路上感應(yīng)到的噪聲電流會(huì)調(diào)制時(shí)序信號(hào)的電壓值。3. 多層基底中電源層的噪聲：這種噪聲可能改變邏輯門的閾值電壓，或者改變閾值電壓的參考地電平，從而改變開(kāi)關(guān)門電路所需的電壓值。4. 多個(gè)門電路同時(shí)轉(zhuǎn)換為同一種邏輯狀態(tài)：這種情況可能導(dǎo)致電源層和地層上感應(yīng)到尖峰電流，從而可能使閾值電壓發(fā)生變化。隨機(jī)抖動(dòng)是指由較難預(yù)測(cè)的因素導(dǎo)致的時(shí)序變化。例如，能夠影響半導(dǎo)體晶體材料遷移率的溫度因素，就可能造成載子流的隨機(jī)變化。另外，半導(dǎo)體加工工藝的變化，例如摻雜密度不均，也可能造成抖動(dòng)。相位噪聲是頻率域的概念相位噪聲是對(duì)信號(hào)時(shí)序變化的另一種測(cè)量方式，其結(jié)果在頻率域內(nèi)顯示。相位噪聲通常定義為在某一給定偏移頻率處的dBc/Hz值，其中，dBc是以dB為單位的該頻率處功率與總功率的比值。一個(gè)振蕩器在某一偏移頻率處的相位噪聲定義為在該頻率處1Hz帶寬內(nèi)的信號(hào)功率與信號(hào)的總功率比值。 電路板設(shè)計(jì)師可以通過(guò)兩種關(guān)鍵技術(shù)降低板上的確定性信號(hào)抖動(dòng)：1．完全以差分形式收發(fā)信號(hào)：諸如LVDS或PECL等一些以差分方式收發(fā)信號(hào)的慣例，都能極大降低確定性抖動(dòng)的影響，而且這種差分通路還能消減信號(hào)通路上的所有干擾和串?dāng)_。由于這種信號(hào)收發(fā)系統(tǒng)對(duì)共模噪聲本來(lái)就有高度抑制能力，因此差分形式本來(lái)就有消除抖動(dòng)的趨向。 2．仔細(xì)布線：只要可能，就要避免出現(xiàn)寄生信號(hào)，因?yàn)檫@種信號(hào)可能會(huì)通過(guò)串?dāng)_或干擾對(duì)信號(hào)通路產(chǎn)生影響。走線應(yīng)該越短越好，而且不應(yīng)與承載高速開(kāi)關(guān)數(shù)字信號(hào)的走線交叉。如果采用了差分信號(hào)收發(fā)系統(tǒng)，那么兩條差分信號(hào)線就應(yīng)盡可能靠近，這樣才能更好地利用其固有的共模噪聲抑制特性。在芯片級(jí)上，可以使用以下設(shè)計(jì)技術(shù)將抖動(dòng)降至最低：1．差分信號(hào)收發(fā)：即使進(jìn)入芯片的是單端信號(hào)，最好也在芯片中將其轉(zhuǎn)換為差分信號(hào)，原因同上節(jié)所述。2．仔細(xì)布設(shè)信號(hào)通路：在對(duì)敏感時(shí)序信號(hào)通路進(jìn)行布線時(shí)必須小心，而且走線越短越好，還應(yīng)避免與任何數(shù)字信號(hào)線交叉。只要條件允許，最好將這些信號(hào)通路均在屏幕上顯示出來(lái)。例如，一條在第二層金屬平面上的信號(hào)通路可以?shī)A在第一層和第三層金屬平面之間，而第一層和第三層金屬平面均連接到一個(gè)干凈的地上。3．恰當(dāng)選擇緩沖器大小：如果用緩沖器在模塊間分配信號(hào)，那么必須注意驅(qū)動(dòng)強(qiáng)度的選擇。驅(qū)動(dòng)不足會(huì)造成信號(hào)上升/下降沿過(guò)緩，給噪聲以可乘之機(jī)。4．保持基底和地的干凈：基底噪聲和地噪聲是造成確定性抖動(dòng)的主要原因。在一個(gè)有多路同步數(shù)字輸出的芯片內(nèi)，地線反彈噪聲(ground bounce)可能會(huì)達(dá)到幾百毫伏，甚至1伏。為了降低地線反彈噪聲，芯片上應(yīng)該有盡可能多的電源對(duì)，而且這些電源對(duì)應(yīng)盡可能靠近數(shù)字輸出。5．使用一個(gè)單獨(dú)的干凈地層：在電路設(shè)計(jì)中，最好將數(shù)字電路的電源與敏感的模擬電路(如振蕩器或PLL)的電源分開(kāi)。數(shù)字電路，尤其是高驅(qū)動(dòng)輸出數(shù)字電路的電源很可能會(huì)引入噪聲，而且這種電源一旦用于時(shí)序電路，那么也會(huì)成為增大抖動(dòng)的一個(gè)主要原因。因此，對(duì)PLL這樣的電路甚至可以利用電源濾波來(lái)進(jìn)一步減小電源噪聲的影響。在設(shè)計(jì)單元模塊時(shí)可以采用以下技術(shù)來(lái)減小抖動(dòng)：1．利用尾電流時(shí)序電路中使用的電流與相位噪聲之間有一個(gè)直接的關(guān)系。例如，增大一對(duì)差分對(duì)的尾電流必定導(dǎo)致抖動(dòng)性能得到改善。于是我們就必須在降低抖動(dòng)和縮減功耗之間尋求一個(gè)平衡，在適當(dāng)之處選擇性地增大最敏感電路的電流。2．仔細(xì)布局在對(duì)那些可能引起相位噪聲的單元進(jìn)行布局時(shí)必須小心，匹配元件(例如連接到一對(duì)差分對(duì)的輸入)應(yīng)方向相同，而且盡可能對(duì)稱布局。該方法會(huì)使應(yīng)匹配的元件具有同樣的處理斜率(process gradients)，因而有助于改善元件之間的匹配程度。電阻應(yīng)盡可能寬，以減小Delta W效應(yīng)。如果可能，應(yīng)在整個(gè)電路中使用同一種類，甚至尺寸和阻值都相同的電阻來(lái)幫助跟蹤工藝和溫度的所有變化?？偠灾?，要想盡可能減小抖動(dòng)，就必須在所有設(shè)計(jì)層上都小心謹(jǐn)慎。高速數(shù)字設(shè)計(jì)師在設(shè)計(jì)過(guò)程的每一步都應(yīng)考慮相位噪聲和抖動(dòng)的影響。當(dāng)前采用降低VCO相位噪聲的方法常用有下面幾種。由上一節(jié)的分析知道，尾電流源的存在對(duì)flicker noise影響非常大，首先是差分對(duì)管的flicker noise與尾電流源的flckler noise進(jìn)行混頻，得到l/f3，其次尾電流的flicker noise也會(huì)傳到壓控電壓上，影響vco的輸出頻率，也產(chǎn)生了l/f3噪聲。分析尾電流源的電流波形可以知道，它可以等效為周期是2wo的方波，諧波分量非常大，而wo的奇次分量幾乎為零，如果能夠把它的諧波分量濾掉，就可以大大減小1/f3噪聲。濾波技術(shù)在實(shí)際的實(shí)現(xiàn)上有很多選擇，可以采用一個(gè)大電容實(shí)現(xiàn)，也可以使用LC的諧振濾波。由上節(jié)的分析，尾電流源產(chǎn)生的相位噪聲以及它與其他噪聲游頻產(chǎn)生的噪聲在整個(gè)相位噪聲巾占很重要的一部分，于是就有刪除尾電流源的做法，去除尾電流源確實(shí)可以減小flicker noise的影響，但是該電路由于MOS管的尺寸都較大，導(dǎo)致整個(gè)電路的電流非常大，又由于這個(gè)結(jié)構(gòu)的電路工作在電壓受限區(qū)川，振幅隨著工作電壓的上升而上升，這個(gè)很大的電流對(duì)于提高相位噪聲沒(méi)有明顯的好處，為了實(shí)現(xiàn)低功耗的設(shè)計(jì)，就必須增大L的尺寸，減小W的尺寸，但是在保證不增加flicker noise的條件下又要滿足肩振條件，是很難實(shí)現(xiàn)的。而且當(dāng)VCO輸出振幅增大的時(shí)候，差分對(duì)管一個(gè)工作在線性區(qū)，一個(gè)工作在截止區(qū)，負(fù)阻的存在，使電流的方向和LC諧振回路的方向相反，增加LC諧振回路的損耗。變得在實(shí)際的電路上應(yīng)用得很少。有種折中的辦法，可以用一個(gè)小電阻代替尾電流源，或者用一個(gè)工作在深度線性區(qū)的MOS管代替小電阻這樣可以降低系統(tǒng)的功耗。同時(shí)尾電流源的閃爍噪聲和溝道噪聲由于Gm的下降而減小了。，可以看出，使剛T作在線性區(qū)的管子以后，相位噪聲在頻率偏移較低的地方變壞了，這是因?yàn)橐肓薴licker noise（T作在線性區(qū)的MOS管）．而在頻率偏移比較大的情況下，相位噪聲變好了，這可以這樣理解，首先工作在線性區(qū)的MOS管等效電阻很小，大約是幾十歐姆，白噪聲比較小。而從電流的比較上明顯可以看出，使用了工作在線性區(qū)的MOS管以后，電路的功耗大大減小了。從原來(lái)的平均電流17mA減小到11mA左右。調(diào)整工作在線性區(qū)的MOS管，可以得到一個(gè)滿足功耗和振幅要求的最優(yōu)值。使用工作在線性區(qū)MOS符來(lái)降低相位噪聲的原理可以這樣理解，在一個(gè)使用尾電流源差分對(duì)管的LC諧振結(jié)構(gòu)中，如果尾電流限制定了，那么振幅也就定了，在頻率偏移比較遠(yuǎn)處的相位噪聲也就定了。同樣一個(gè)去除尾電流源的結(jié)構(gòu)，這時(shí)電流很大，但是相位噪聲很小，振幅到達(dá)了電源和地，如果增加一個(gè)電阻這個(gè)電阻的阻值由0逐漸增大，那么電流逐漸減小。振幅也逐漸減小，當(dāng)振幅減小到和采用尾電流結(jié)構(gòu)一樣的時(shí)候，比較這兩個(gè)電路的相位噪聲，你可以得到使用T作在線性區(qū)的MOS代替尾電流的噪聲底，原因是閃爍噪聲的比重變小了。 差分對(duì)管的溝道噪聲以及尾電流源的溝道噪聲和閃爍噪聲作用的一個(gè)非線性的系統(tǒng)上，可以傳輸?shù)綁嚎仉妷憾?，而且前一?jí)的電路如電荷泵電路和環(huán)路濾波器電路的噪聲也會(huì)傳輸?shù)綁嚎仉妷憾?，然后進(jìn)行電壓——頻率的轉(zhuǎn)換，增大相位噪聲。于是減小壓控增益K可以減小相位噪聲。 為了減小K可以使用電容變化比較小的變?nèi)莨?，也可以通過(guò)串聯(lián)加上濾波的方法來(lái)實(shí)現(xiàn)，這種方法的實(shí)現(xiàn)將在下一章的電路設(shè)計(jì)詳細(xì)介紹。 QVCO 對(duì)于QVCO來(lái)說(shuō)，除了上面分析的相位噪聲，還有相當(dāng)大的噪聲是來(lái)自I，Q兩路振蕩器的相關(guān)性，由于耦合MOS管的存在，使得I，Q兩路振蕩器實(shí)際上并不是獨(dú)立的，噪聲會(huì)通過(guò)耦合管傳遞這樣增加了LO的相位噪聲，為了減小這種相關(guān)性帶來(lái)的噪聲，同時(shí)又不減小I，Q兩路振蕩器的相關(guān)匹配關(guān)系可以用高次諧波實(shí)現(xiàn)。電子技術(shù)的發(fā)展，使器件的噪聲系數(shù)越來(lái)越低，放大器的動(dòng)態(tài)范圍也越來(lái)越大，增益也大有提高，使得電路系統(tǒng)的靈敏度和選擇性及線性度等主要技術(shù)指標(biāo)都得到較好的解決。隨著技術(shù)不斷提高，對(duì)電路系統(tǒng)又提出了更高的要求，這就要求電路系統(tǒng)必須低相位噪聲，在現(xiàn)代技術(shù)中，相位噪聲已成為限制電路系統(tǒng)的主要因素。低相噪對(duì)提高電路系統(tǒng)性能起到重要作用相位噪聲是衡量頻率標(biāo)準(zhǔn)源(高穩(wěn)晶振、原子頻標(biāo)等)頻穩(wěn)質(zhì)量的重要指標(biāo)，隨著頻標(biāo)源性能的不斷改善，相應(yīng)噪聲量值也大幅度降低，所以對(duì)相位噪聲譜的測(cè)量要求也越來(lái)越高。本章首先對(duì)相位噪聲的現(xiàn)象做簡(jiǎn)單的介紹，以及抖動(dòng)和相位噪聲的關(guān)系，其次舉例說(shuō)明了相位噪聲的的大小對(duì)接收系統(tǒng)性能的影響，然后給出前人得出的關(guān)于相位噪聲的經(jīng)驗(yàn)公式和分析過(guò)程，最后給出了常用的幾種降低相位的方法，并舉例進(jìn)行說(shuō)明。4寬帶頻率綜合濾波器詳細(xì)設(shè)計(jì)1 DDS與MCU模塊，在這一部分主要以前有單片機(jī)和DDS芯片，單片機(jī)通過(guò)串行形式控制DDS輸出正弦波，通過(guò)濾波放大成為PLL模塊的參考信號(hào)?；竟ぷ鳛閱纹瑱C(jī)和DDS外圍電路設(shè)計(jì)，編寫程序，DDS后級(jí)濾波器設(shè)計(jì)和電路調(diào)試。2 PLL模塊，這一部分利用壓控振蕩器VCO和鑒相芯片等儀器實(shí)現(xiàn)頻率合成器在C波段的輸出。3 X波段放大倍頻模塊，這一部分實(shí)現(xiàn)輸出頻譜從C波段到X波段的搬移，來(lái)自VCO的信號(hào)經(jīng)過(guò)C波段帶通濾波器濾波后進(jìn)入放大器HMC313，放大信號(hào)驅(qū)動(dòng)倍頻器HMC204SG8G輸出X波段信號(hào)。DDS+PLL技術(shù)相比PLL技術(shù)有輸出信號(hào)步長(zhǎng)小頻率轉(zhuǎn)換速度快的優(yōu)點(diǎn)，解決了PLL在輸出步長(zhǎng)小時(shí)鑒相頻率小分頻比過(guò)大導(dǎo)致相位噪聲惡化，與DDS相比則更容易實(shí)現(xiàn)對(duì)雜散性能的抑制，因次DDS+PLL可以使電路具有結(jié)構(gòu)簡(jiǎn)單，使用硬件少和功耗低的優(yōu)點(diǎn)，同時(shí)獲得高性能。本設(shè)計(jì)輸出頻率比較高，已經(jīng)遠(yuǎn)遠(yuǎn)超出現(xiàn)有的DDS芯片的最高輸出頻率，因此不能單獨(dú)用直接數(shù)字頻率合成(DDS)的方法來(lái)實(shí)現(xiàn)。鎖相環(huán)(PLL)的輸出頻率比較高，并且有相當(dāng)好的雜散抑制性能，可滿足設(shè)計(jì)的輸出要求。對(duì)于常見(jiàn)的整數(shù)分頻鎖相頻率合成電路，要得到lkHz的輸出頻率間隔，則鑒相器輸入?yún)⒖碱l率fPD=lkHz，需要將參考頻率進(jìn)行1400000～1600000倍頻，這樣大的倍頻數(shù)將會(huì)嚴(yán)重影響輸出的相位噪聲特性，假設(shè)輸出頻率fo =1500MHz，則倍頻次數(shù)N=1500000，根據(jù)鎖相環(huán)相位噪聲的計(jì)算公式，此時(shí)相噪特性惡化程度為2010gN=，將引起輸出信號(hào)質(zhì)量嚴(yán)重下降，并且鑒相頻率低還會(huì)使鎖相環(huán)路鎖定時(shí)間變長(zhǎng)，因此，單獨(dú)使用鎖相頻率合成(PLL)的方法也是不可取的。基于DDS+PLL的混合頻率合成技術(shù)將兩者的優(yōu)勢(shì)結(jié)合起來(lái)，輸出很高頻率的同時(shí)能夠得到極高的頻率分辨率，并且有相當(dāng)好的雜散抑制性能，頻譜質(zhì)量相當(dāng)不錯(cuò)，是一種理想的頻率合成方案。 基于DDS+PLL的實(shí)現(xiàn)方法有三種，第一種是DDS直接激勵(lì)PLL方案是最基本的混合頻率合成方案，其結(jié)構(gòu)簡(jiǎn)單，容易實(shí)現(xiàn)。此方案中PLL相當(dāng)于性能優(yōu)良的倍頻器，DDS的輸出作為PLL的鑒相器參考信號(hào)。目前DDS芯片的相位累加器位數(shù)一般都比較大，頻率分辨率可以做到很高，很容易滿足本設(shè)計(jì)需要，PLL良好的輸出頻譜特性將保證系統(tǒng)的雜散抑制要求。該方案的缺點(diǎn)是頻率鎖定時(shí)間主要由PLL決定，因此鎖定時(shí)間較長(zhǎng)，一般較快的鎖定時(shí)間為幾ms，而本設(shè)計(jì)對(duì)鎖定時(shí)間要求較高，掃頻時(shí)間就ns級(jí)的，所以DDS直接激勵(lì)PLL方案不滿足本課題的要求。 第二種是PLL內(nèi)插DDS的方案。DDS的輸出與PLL的反饋支路混頻，混頻后的信號(hào)再送入鑒相器。這種方法利用了DDS高分辨率的特點(diǎn)，因此PLL可以采用較高的參考頻率，不但提高了PLL的轉(zhuǎn)換時(shí)間，同時(shí)也克服了因倍頻而引起的雜散和相噪惡化。但是此方案存在著較難克服的兩個(gè)缺點(diǎn)：其一，如果用于很高頻段，則系統(tǒng)中的帶通濾波器需要有很好的選擇性，從而不易實(shí)現(xiàn)；其二，如果用于稍低的頻段，那么交調(diào)分量一旦接近混頻輸出信號(hào)，也將加大濾波器的設(shè)計(jì)難度。結(jié)合具體的技術(shù)參數(shù)考慮這種方案也不符合要求。 第三種是直接將DDS與PLL混頻，這有效的克服了前兩種方法的缺點(diǎn)，既不會(huì)惡化DDS輸出的雜散和相噪，也不會(huì)增加PLL設(shè)計(jì)的難度。目前最新的DDS芯片AD99