【文章內(nèi)容簡(jiǎn)介】 參考時(shí)鐘已經(jīng)完成8個(gè)脈沖的計(jì)數(shù)，此時(shí)在看對(duì)clkB進(jìn)行計(jì)數(shù)的計(jì)數(shù)器的值是否為7，若是，比較結(jié)果為高電平，否則輸出為低電平。本模塊的驅(qū)動(dòng)是靠qA來驅(qū)動(dòng)的。當(dāng)輸出為高時(shí)表明鎖相環(huán)達(dá)到了鎖定。b 接口說明本模塊有三個(gè)輸入，一個(gè)輸出。其中輸入信號(hào)qA，qB，分別是計(jì)數(shù)器counterA，counterB的輸出。reset是復(fù)位信號(hào)的輸入，采用的是異步復(fù)位，當(dāng)其為低電平時(shí)有效，輸出和內(nèi)部寄存器復(fù)位。本模塊完成的比較不是任何時(shí)候都在比較qA，qB，而是當(dāng)qA為7時(shí)，才進(jìn)行比較。c 時(shí)序說明本模塊的時(shí)序圖要滿足的要求如圖37：下圖是當(dāng)輸入的時(shí)鐘的頻率、相位不同時(shí)，計(jì)數(shù)器的計(jì)數(shù)結(jié)果不同，檢測(cè)輸出結(jié)果將會(huì)是輸出低電平，表示鎖相環(huán)沒有達(dá)到鎖定。圖37 未鎖定時(shí)的時(shí)序圖38是當(dāng)輸入時(shí)鐘的頻率和相位相同時(shí)，計(jì)數(shù)器的計(jì)數(shù)結(jié)果相同，檢測(cè)輸出的結(jié)果是輸出高電平，表示鎖相環(huán)達(dá)到了鎖定。圖38鎖定時(shí)的時(shí)序 驗(yàn)證與測(cè)試設(shè)計(jì)驗(yàn)證：鎖相環(huán)鎖定檢測(cè)電路的實(shí)現(xiàn)，采用兩個(gè)計(jì)數(shù)器來對(duì)兩個(gè)輸入信號(hào)進(jìn)行計(jì)數(shù)操作，以便比較在相同的時(shí)間內(nèi)，兩個(gè)計(jì)數(shù)器對(duì)兩個(gè)輸入時(shí)鐘的計(jì)數(shù)值是否相等。這種方法是可行的，當(dāng)兩個(gè)計(jì)數(shù)器的值在任何時(shí)刻都相同時(shí)表明兩個(gè)輸入 時(shí)鐘的頻率和相位相同，鎖相環(huán)達(dá)到鎖定狀態(tài)，否則鎖相環(huán)沒有達(dá)到鎖定狀態(tài)。物理驗(yàn)證：實(shí)現(xiàn)三位的計(jì)數(shù)器，由于計(jì)數(shù)器的計(jì)數(shù)頻率很高，所以不能采用一般的現(xiàn)成的計(jì)數(shù)器，而要用晶體管搭建一個(gè)計(jì)數(shù)器。對(duì)同或比較電路也是如此。完成本課題采用了三個(gè)模塊來實(shí)現(xiàn)，其中兩個(gè)是計(jì)數(shù)器模塊，一個(gè)是同或比較模塊。對(duì)本設(shè)計(jì)方案設(shè)計(jì)的電路的測(cè)試，要分為四步來進(jìn)行。第一步，對(duì)參考時(shí)鐘ｃｌｋＡ的計(jì)數(shù)器進(jìn)行測(cè)試，主要測(cè)試的是復(fù)位信號(hào)有效時(shí)，計(jì)數(shù)器的內(nèi)部寄存器是否清零。對(duì)使能信號(hào)進(jìn)行測(cè)試，測(cè)試當(dāng)使能信號(hào)無效時(shí)，計(jì)數(shù)器是否保持原有的計(jì)數(shù)值。測(cè)試計(jì)數(shù)器對(duì)時(shí)鐘頻率的要求，要求計(jì)數(shù)器正常工作，輸入時(shí)鐘的頻率要在什么范圍內(nèi)。由于是采用的模擬計(jì)數(shù)器，所以完成了計(jì)數(shù)器的功能測(cè)試后，還要測(cè)試計(jì)數(shù)器的靈敏度，抗噪聲性能。第二步，再按第一步的要求測(cè)試輸入時(shí)鐘ｃｌｋＢ的計(jì)數(shù)器。第三步，測(cè)試同或比較模塊，由于是采用的組合邏輯模塊，主要測(cè)試輸入復(fù)位信號(hào)的功能，當(dāng)復(fù)位信號(hào)有效時(shí)，輸出信號(hào)是否為低電平，測(cè)試數(shù)據(jù)變化的頻率范圍，最高的變化頻率，最后還要測(cè)試比較器的靈敏度，抗噪聲性能。第四步，將計(jì)數(shù)器和同或比較模塊連接成完成本課題的電路，對(duì)整個(gè)電路進(jìn)行測(cè)試。先測(cè)試復(fù)位信號(hào)，再測(cè)試使能信號(hào)的功能，整個(gè)電路所允許的輸入時(shí)鐘的最高頻率，是否滿足課題所要達(dá)到的時(shí)鐘頻率。4 Hz PLL鎖定檢測(cè)電路反向提取分析 鎖定檢測(cè)電路外部引腳 鎖定檢測(cè)電路圖圖41 鎖定檢測(cè)電路圖 輸入引腳 鎖定檢測(cè)的輸入引腳如下： clka為輸入的參考時(shí)鐘。clkb為鎖相環(huán)輸出時(shí)鐘經(jīng)由分頻器進(jìn)行16分頻得到的時(shí)鐘，鎖定檢測(cè)的目的就是要檢測(cè)clkb是否與輸入?yún)⒖紩r(shí)鐘具有相同的頻率和相位。輸入信號(hào)rst為復(fù)位端，當(dāng)其為高電平時(shí)，整個(gè)鎖定檢測(cè)電路的內(nèi)部寄存器都復(fù)位。當(dāng)其為低電平時(shí)，輸入時(shí)鐘的控制下，檢測(cè)電路開始工作。 輸出引腳鎖定檢測(cè)的輸出引腳為參考時(shí)鐘clka的輸出，其輸出頻率與clka相同。輸出引腳q為鎖定檢測(cè)的輸出端，當(dāng)鎖定檢測(cè)電路達(dá)到鎖定時(shí)，在檢測(cè)到達(dá)到鎖定時(shí)，輸出端q保持為高電平，當(dāng)鎖定檢測(cè)電路檢測(cè)到兩個(gè)時(shí)鐘沒有達(dá)到鎖定時(shí)，輸出端保持為低電平。 鎖定檢測(cè)電路內(nèi)部結(jié)構(gòu) 觸發(fā)器鎖定檢測(cè)內(nèi)部總共有42個(gè)觸發(fā)器，每個(gè)觸發(fā)器由30個(gè)CMOS晶體管組成。觸發(fā)器有時(shí)鐘輸入端，數(shù)據(jù)輸入端，復(fù)位信號(hào)輸入端，兩個(gè)輸出端口。觸發(fā)器為時(shí)鐘的上升沿觸發(fā)，復(fù)位信號(hào)為低電平時(shí)，觸發(fā)器復(fù)位。觸發(fā)器的內(nèi)部結(jié)構(gòu)如圖42： 圖42 D觸發(fā)器內(nèi)部結(jié)構(gòu) 異或門鎖定檢測(cè)內(nèi)部總共有19個(gè)異或門，每個(gè)異或門有兩個(gè)輸入端口，一個(gè)輸出端口，異或門采用13個(gè)晶體管組成，如圖43。圖43 二輸入異或門 反向器鎖定檢測(cè)內(nèi)部的反向器為由兩個(gè)CMOS晶體管組成。由于PMOS晶體管的空穴移動(dòng)速度沒有電子移動(dòng)的速度快，所以PMOS晶體管的溝道寬度要比NMOS晶體管的寬。 與非門鎖定檢測(cè)內(nèi)部有兩輸入的與非門，三輸入的與非門，四輸入的與非門。 或非門鎖定檢測(cè)內(nèi)部有一個(gè)18輸入的或非門，用來檢測(cè)兩個(gè)計(jì)數(shù)器的計(jì)數(shù)值是否一樣，構(gòu)成一個(gè)比較電路，如圖44。圖44 18輸入或非門 鎖定檢測(cè)電路的實(shí)現(xiàn) 計(jì)數(shù)器鎖定檢測(cè)內(nèi)部有兩個(gè)18位的計(jì)數(shù)器，計(jì)數(shù)器采用D觸發(fā)器來構(gòu)成，與傳統(tǒng)的同步計(jì)數(shù)器相比，本設(shè)計(jì)中沒有采用同步計(jì)數(shù)，而采用異步計(jì)數(shù)。構(gòu)成的計(jì)數(shù)器如圖45：圖45 18位計(jì)數(shù)器該計(jì)數(shù)器中的18個(gè)D觸發(fā)器采用相同的復(fù)位端。 比較模塊比較模塊的電路圖如圖46：圖46 比較電路圖比較模塊采用17個(gè)異或門和一個(gè)18輸入的或非門組成，18輸入或非門的一個(gè)輸入端采用的是計(jì)數(shù)器的最高位經(jīng)過一定的控制電路到達(dá)18輸入或非門的輸入端，此控制位好比一個(gè)檢測(cè)開關(guān)，當(dāng)鎖定參考時(shí)鐘計(jì)數(shù)器和反饋時(shí)鐘計(jì)數(shù)器的計(jì)數(shù)值相同時(shí)，且參考時(shí)鐘計(jì)數(shù)器的最高位已經(jīng)計(jì)數(shù)到1時(shí)，控制電路的開關(guān)打開，讓十八輸或非門輸出一個(gè)時(shí)鐘寬度的高電平。 控制模塊控制模塊的作用是為了在參考時(shí)鐘計(jì)數(shù)器的最高位計(jì)數(shù)到1時(shí)，對(duì)整個(gè)計(jì)數(shù)器電路進(jìn)行復(fù)位操作，以便進(jìn)行下一次的比較，之所以不采用最高位的反向來進(jìn)行復(fù)位，是為了使復(fù)位達(dá)到與時(shí)鐘的同步，以維持系統(tǒng)工作的穩(wěn)定。如圖47：圖47 控制電路圖 反向提取的鎖定檢測(cè)電路圖 反向提取的電路圖為圖48圖48 鎖定檢測(cè)電路圖鎖定檢測(cè)電路左邊為參考時(shí)鐘、反饋時(shí)鐘輸入端，復(fù)位信號(hào)輸入端。復(fù)位信號(hào)為高電平時(shí)，整個(gè)電路復(fù)位。右邊的端口為輸出端，當(dāng)檢測(cè)到兩個(gè)時(shí)鐘達(dá)到鎖定時(shí)，輸出端保持為高電平，當(dāng)檢測(cè)到兩個(gè)時(shí)鐘沒有達(dá)到鎖定時(shí)，輸出端始終保持低電平。鎖定檢測(cè)電路的功能是對(duì)參考時(shí)鐘和輸入的比較時(shí)鐘進(jìn)行計(jì)數(shù)，在一定的時(shí)間內(nèi)，若兩個(gè)計(jì)數(shù)器的計(jì)數(shù)值相同，就表示兩個(gè)時(shí)鐘是鎖定的，否則沒有鎖定。5 反相器設(shè)計(jì) 反相器的設(shè)計(jì)采用的是用一個(gè)PMOS 和NMOS 晶體管來實(shí)現(xiàn)，在高速的電路中，反相器中晶體管的參數(shù)設(shè)計(jì)也是很重要的，為了達(dá)到反相器能夠正確地進(jìn)行0和1的翻轉(zhuǎn)，由于PMOS晶體管中的空穴的移動(dòng)速度比自由電子慢，所以為了達(dá)到對(duì)稱的效果，PMOS晶體管的寬度比NMOS大。在本設(shè)計(jì)中，PMOS的參數(shù)為溝道長(zhǎng)180nm、NMOS的參數(shù)為溝道長(zhǎng)180nm、。在鎖定檢測(cè)電路的整個(gè)電路中，所有的反相器都采用此參數(shù)。 D觸發(fā)器設(shè)計(jì) D觸發(fā)器的設(shè)計(jì)包含傳輸門的設(shè)計(jì)、反相器的設(shè)計(jì)、與非門的設(shè)計(jì)。傳統(tǒng)的D觸發(fā)器的數(shù)據(jù)輸入端都是直接接到傳輸門上，反向提取電路中的D觸發(fā)器的數(shù)據(jù)端都接到一個(gè)反相器上，再接入傳輸門上，以便使得在時(shí)鐘的上升沿進(jìn)行計(jì)數(shù)。在鎖定檢測(cè)電路的整個(gè)電路中，所有的D觸發(fā)器都采用同樣的參數(shù)。 傳輸門設(shè)計(jì) 傳輸門采用一個(gè)PMOS和一個(gè)NMOS晶體管來實(shí)現(xiàn)，對(duì)于傳輸門的參數(shù)，在本設(shè)計(jì)中采用的參數(shù)為PMOS長(zhǎng)180nm、NMOS的參數(shù)為長(zhǎng)180nm、。 在本設(shè)計(jì)中，D觸發(fā)器采用的是異步復(fù)位，當(dāng)復(fù)位端為低電平時(shí)，整個(gè)D觸發(fā)器的輸出為0。在設(shè)計(jì)與非門中采用的參數(shù)為PMOS長(zhǎng)180nm、NMOS的參數(shù)為長(zhǎng)180nm、。結(jié)構(gòu)如圖51：左邊的信號(hào)為輸入信號(hào)端口，右邊的為輸出信號(hào)端口。 圖51 二輸入與非門設(shè)計(jì) 計(jì)數(shù)器設(shè)計(jì) 在本設(shè)計(jì)中，采用相同的D觸發(fā)器來設(shè)計(jì)一個(gè)18位的計(jì)數(shù)器，本計(jì)數(shù)器采用的是異步計(jì)數(shù)方式。采用統(tǒng)一的復(fù)位信號(hào)。設(shè)計(jì)的計(jì)數(shù)器如下，左邊依次為時(shí)鐘端、復(fù)位端，圖52為18位計(jì)數(shù)器的輸出端：圖52 計(jì)數(shù)器的設(shè)計(jì) 十八輸入或非門設(shè)計(jì) 十八輸入或非門的特點(diǎn)在鎖定檢測(cè)電路中，十八輸入或非門設(shè)計(jì)的好壞直接關(guān)系到鎖定檢測(cè)電路工作的穩(wěn)定。與傳統(tǒng)的或非門相比，反向提取電路的或非門只采用了幾個(gè)上拉PMOS晶體管的并聯(lián)來作為一個(gè)上拉PMOS晶體管。這就使得輸入信號(hào)不能任意接到或非門的輸入端，而必須進(jìn)行選擇。 十八輸入或非門設(shè)計(jì)的困難在高速的設(shè)計(jì)中是要避免使用或非門的，尤其是扇入和扇出都比較大的或非門。由于在本設(shè)計(jì)中，或非門實(shí)現(xiàn)的功能是鐘控或非門，只有當(dāng)控制模塊的輸出端為0時(shí)，或非門開始工作。為此，控制模塊的輸出端必須接到十八輸入或非門的上拉PMOS晶體管的輸入端。當(dāng)上拉PMOS的輸入端為低電平時(shí)，P管道通，如果鎖定檢測(cè)電路達(dá)到鎖定時(shí)，所有的NMOS晶體管的輸入端都為低電平，所有的NMOS晶體管都不導(dǎo)通，使得輸出為高電平。但是，如果鎖定檢測(cè)沒有達(dá)到鎖定時(shí)，情況就會(huì)不同。如果P管輸入為低電平，P管導(dǎo)通，其他的NMOS晶體管，由于鎖定檢測(cè)沒有達(dá)到鎖定，所以存在有NMOS晶體管導(dǎo)通的情況，此時(shí)輸出端是否是為0，取決于NMOS晶體管參數(shù)的設(shè)置。如果NOMS晶體管的參數(shù)設(shè)計(jì)的很小，則