【文章內(nèi)容簡介】 peline Flash ADC）的數(shù)值積分法來實現(xiàn)對BESIII MDC電荷量的測量。這一方法的基本原理就是用FADC對輸入的模擬信號連續(xù)地進(jìn)行瞬間數(shù)字化，再對這些數(shù)字化結(jié)果進(jìn)行數(shù)值積分，這一積分的結(jié)果就代表了輸入波形的面積，因此也就代表了輸入信號的電荷量。如前所述，信號絲的輸出波形為若干1/t波形的迭加。在采用數(shù)值積分法求取電荷量時，必須對輸出信號進(jìn)行濾波成形，使其比較平滑，以便在測量精度允許的范圍內(nèi)盡量選用較低頻率的FADC。采用簡單的RC濾波成形電路即可達(dá)到這一目的。值得注意的是，由于漂移室單絲信號率較高，而信號的出現(xiàn)是隨機(jī)的，且輸出波形無規(guī)律性，難以用解析式表達(dá)出來，一旦發(fā)生信號堆積，就很難將兩信號區(qū)分開來，難以對堆積的影響進(jìn)行修正。因此，電路設(shè)計必須根據(jù)容許的堆積幾率的大小，而將信號成形在一定寬度的范圍內(nèi)。據(jù)初步測算，BESIII MDC的單絲平均信號率（擊中率）為30k/s。根據(jù)泊松概率分布公式 P(N，Δt) = 式中，是信號的平均計數(shù)率，P(N，Δt)是在Δt時間內(nèi)出現(xiàn)N個信號的幾率。由此可以算得在不同的時間間隔Δt內(nèi)，出現(xiàn)兩個或兩個以上信號的幾率。，若時間間隔為2μs，堆積幾率約6%，明顯偏高；，堆積幾率約3 %。當(dāng)時間間隔進(jìn)一步減小，雖堆積幾率可有所降低，但降低幅度不大，而且難以實現(xiàn)預(yù)期的平滑效果。因此。而積分下限應(yīng)始于t=tf，即始于一次有意義對撞的起始時刻。 不同時間間隔內(nèi)的堆積幾率時間間隔Δt（μs）堆積幾率 % % % % % % %前面提到，次級粒子不管從什么位置穿過某個探測單元，其信號絲的輸出信號都滿足關(guān)系式“漂移時間+信號寬度” 163。 650ns。顯然，為了使輸出信號能完全被積分寬度所覆蓋，成形電路中RC時間常數(shù)的選擇在任一情況下都應(yīng)滿足：“漂移時間 + 成形后的信號寬度” 163。 1μs為了達(dá)到這一要求，電路中采用了兩級成形，第一級采用了簡單的RC濾波成形，使波形變得比較平滑；第二級采用了極零抵消電路，以消去RC濾波成形后形成的長尾， 從而確保信號不論在t=tf 時刻以后何時到達(dá)，都能在積分寬度內(nèi)降至信號峰值的1%以下。為此，我們在Pspice環(huán)境下對此進(jìn)行了仿真，證明了這一設(shè)計要求是可以實現(xiàn)的。根據(jù)上述成形要求，用Garfield程序所進(jìn)行的仿真表明，選用取樣頻率為40MHz、分辨率為10bit的FADC能充分滿足測量精度的要求。成形后的信號經(jīng)緩沖后，用差動輸出和交流耦合的方式送至電荷測量電路的輸入端。交流耦合的目的是為了使后級FADC的信號輸入端有穩(wěn)定的基線電平，免受前級由于溫度變化所引起的基線電平移動。(2) 電荷測量電路如前所述，電荷測量將采用基于FADC的數(shù)字流水線設(shè)計方案，通過數(shù)值積分獲取信號所攜帶的電荷量。采用Flash ADC (FADC)對被測波形等間隔地全景取樣，得到一系列數(shù)字化取樣值D0，D1，D2 … Dn。對所得數(shù)據(jù)進(jìn)行數(shù)值積分，即令 Q = kDi DN D3 D2D1 D0 Clock Vin t=tf 基于FADC的數(shù)值積分示意圖Trigger Trigger latency 則積分值Q與輸入信號的電荷量成正比。式中，T是取樣時鐘(Clock)的周期，k是比例因子，可由在線刻度給出。此法電路簡單，容易構(gòu)成快速的數(shù)字流水線，且數(shù)據(jù)統(tǒng)計性能好，在FADC的取樣頻率和bit數(shù)選取適當(dāng)?shù)那闆r下，可以有足夠高的測量精度。根據(jù)BESIII MDC電荷測量精度的要求以及仿真結(jié)果，如前所述，決定選用分辨率為10bit、取樣速率為40MHz的FADC。取樣時鐘（40MHz）由Trigger系統(tǒng)提供，該時鐘應(yīng)與對撞束團(tuán)嚴(yán)格同步。由于現(xiàn)場可編程門陣列（FPGA）近年來發(fā)展迅速， 且具有極優(yōu)良的可編程處理特性，我們決定把它引入MDC的電荷測量電路，以提高系統(tǒng)的整體性能。圖中，模擬信號處理電路（Analog processing）接受來自放大成形電路的dE/dx信號并作必要的處理，如增益調(diào)整、直流電平移動，緩沖驅(qū)動和濾除高頻噪聲等，以提高信號質(zhì)量，使之與FADC芯片的輸入特性相匹配。FADC芯片按照與束流同步的40MHz時鐘（clock）頻率連續(xù)不停地對模擬輸入信號進(jìn)行取樣和瞬間數(shù)字化，并將數(shù)字化的結(jié)果以同一個時鐘頻率適時寫入數(shù)字流水線（pipeline）。數(shù)字流水線的長度至少應(yīng)取為 L = （cells）這樣才能不丟失好事例數(shù)據(jù)。上式中加1的原因是為了取得t=tf 時刻前一個時鐘的取樣值，該值通常為基線值。平時，也就是在無Trigger 信號到來時，Pipeline中的數(shù)據(jù)從出口處按時鐘節(jié)拍不停地被丟棄，而不進(jìn)入后級電路。這時，Pipeline中的數(shù)據(jù)處于不斷更新的狀態(tài)。一旦判選有效，也即當(dāng)有Trigger信號到來時，pipeline中的數(shù)據(jù)不再被丟棄，在邏輯控制電路的作用下，電路將依次完成下列操作：① 將pipeline 中取出的第一個數(shù)據(jù)存入Baseline register， 該數(shù)據(jù)必為基線值，也即臺基值；② 將隨后取出的40個數(shù)據(jù)(1us積分寬度內(nèi)的數(shù)據(jù))在減法器(subtracter)中與基線值依次相減，并將差值送入累加器(Accumulator)；③ 累加器在進(jìn)行40次相加后，將其“和”與預(yù)先設(shè)置的數(shù)字閾（digital threshold）在比較器（parator）中進(jìn)行比較，若小于閾，則將累加結(jié)果丟棄，這樣就實現(xiàn)了“零數(shù)據(jù)”壓縮；若大于閾，則在裝配通道地址后，寫入數(shù)據(jù)緩存器（data buffer）。寫入的這一累加結(jié)果，代表了波形的面積，也就代表了欲測量的電荷量。④ 在完成上述寫入后，將各個通道Data buffer中的數(shù)據(jù)按40MHz時鐘節(jié)拍，依次寫入一Global buffer（關(guān)于Global buffer的組成和數(shù)據(jù)在其中的存放格式見下一節(jié)的描述），等待VME前來讀出。Global FPGA VMEbus Local FPGA Check 40MHz 10 bit FADC R W Vin 40MHz Clock Trigger Data Buffer Accumulator Subtracter Pipeline Analog processingamp。 driver Baseline Register Compa rator Logic Control Digital Threshold 電荷測量電路方塊圖 Global Buffer Trigger Counter ⑤在結(jié)束上述過程后，停止從pipeline中接受數(shù)據(jù)，直到下一個Trigger到來后，繼而重復(fù)上面的過程。在數(shù)據(jù)從pipeline 向后轉(zhuǎn)移的1μs期間，若繼續(xù)有Trigger信號產(chǎn)生，則由Trigger系統(tǒng)予以屏蔽，否則，控制邏輯將變得十分復(fù)雜。因此，這1μs的時間就是系統(tǒng)的死時間。上述流水線等邏輯處理過程，全都安排在一片F(xiàn)PGA內(nèi)來實現(xiàn)。我們把這一FPGA稱之為Local FPGA。FPGA內(nèi)的所有處理過程均通過VHDL語言編程來實現(xiàn)。因此，對邏輯控制和數(shù)據(jù)處理方式的變更有極大的靈活性。一片這樣的FPGA將處理4個通道，具有很高的裝配密度。此外，電路中還設(shè)有一個8bit的Trigger counter，每來一次Trigger，其計數(shù)增1。在每次增1后，該計數(shù)值也存入Global buffer，與其相應(yīng)的數(shù)據(jù)一起形成一個屬于該Trigger的數(shù)據(jù)塊（數(shù)據(jù)格式待下節(jié)討論）。Trigger counter由于設(shè)置為8bit，因此，每256個Trigger以后，應(yīng)還原為0。為了避免由于Trigger counter計數(shù)出錯造